一、新一代FPGA平台ASMBL（论文文献综述）
刘振星[1]（2021）在《面向遥感卫星的综合电子系统研究》文中提出随着科技的发展,人类对从太空对地观测的需求日益增长,推动了航天遥感技术的进步,遥感卫星的功能、性能不断提高。具体表现在:星上载荷由单一载荷向大气探测、振动测量、夹角检测、空间环境监测等多载荷发展;工作模式由单一推扫成像,向多点目标、多条带拼幅、立体成像、非沿迹曲线成像等复杂成像模式发展;星务管理由单一指令流控制、状态参数采集管理,向星上数据智能处理、自主健康监测、自主任务规划等复杂管理模式发展。近年来,我国在卫星遥感领域部署了“高分辨率对地观测系统国家重大专项”、“国家民用空间基础设施”等一批重大工程,有力推动了我国航天遥感技术发展,我国的遥感卫星也逐步向着多载荷、复杂成像模式、复杂星务管理的方向发展。因此,面向单一载荷、单一成像模式、串行星务管理的卫星控制管理模式已不再适用,对作为整星“大脑”的星载综合电子系统提出了高性能、高可靠、智能化、集成化、小型化、产品化等更高的要求。我国一些遥感卫星在星载综合电子系统方面开展了部分技术升级,开始采用“高级在轨系统”为代表的新空间数据系统标准,但总体上传统的综合电子系统体系架构并未改变。基于上述情况,急需开展面向多载荷、多任务新型遥感卫星的星载综合电子系统方面的总体研究工作,设计满足我国航天任务需要的星载综合电子系统体系架构,建立星载综合电子系统的行业标准框架,为新一代星载综合电子系统的应用打下技术基础。本工程博士论文的作者就职于中国航天科技集团,近年来一直从事国产新一代星载综合电子系统的研究,本工程博士论文总结了本人在新一代遥感卫星综合电子系统的硬件架构设计、网络体系架构设计和星上自主任务规划等几个关键环节的主要工作和技术创新。针对传统卫星电子系统各分系统间孤立设计、功能分散、接口不统一、信息交互流程非标准化等问题,本工程博士论文采用硬件和软件模块化设计,大幅降低星上电子设备数量和复杂度,突破高精度轨道外推技术、条带分割技术和应急任务重规划技术等星上自主任务规划关键技术,本工程博士论文的相关研究成果还开展了在轨验证。（1）网络体系架构设计方面:针对现有卫星网络功能耦合严重,新旧标准兼容性差等问题,采用分层设计理念,将系统划分为应用层、传输层、网络层、数据链路层、物理层等五个层次分别进行设计,并提出一套适用于我国遥感卫星新型综合电子系统的自主协议规范体系,形成规模化的新一代遥感卫星在轨协同应用能力。（2）硬件架构设计方面:针对传统星务系统面临的开放性较差、稳定性不足等问题,采用通用化可扩展结构设计技术和硬件即插即用设计方法,提升系统硬件架构的开放性;采用集中管理/分散测控、系统容错机制设计方案,解决系统稳定性难题;采用模块化设计理念,梳理综合电子系统硬件功能框架,解决综电系统硬件模块化程度低、功能耦合等问题。（3）基于综合电子系统的任务规划技术研究方面:针对现有任务管控完全依靠地面,管控复杂度大的难题,深入研究了星上自主任务规划技术,结合我国新一代遥感卫星任务特点,提出了任务规划三大关键技术及解决方法。（4）在轨应用验证方面:上述研究工作已在多个遥感型号上应用,本文通过分析高分多模卫星综合电子系统设计结果,以及在轨应用验证情况,阐述作者博士期间研究成果的有效性,以及后续需要进一步改进提高的研究方向。本工程博士论文的相关研究工作得到了高分重大专项重点研发项目“星载通用电子设备研发（项目合同编号:GFZX04013402-2）”项目的支持,论文作者主要负责硬件架构设计、网络体系架构设计和星上自主任务规划等方面的研究。
张炎[2]（2020）在《DMB同频直放站回波抑制技术研究及电路设计》文中提出DMB（Digital Multimedia Broadcasting,数字多媒体广播）同频直放站作为一种无线中继放大器,可以提高DMB信号的覆盖范围,减少盲区。但由于同频转发特性,同频直放站收发天线之间存在回波耦合,耦合回波经直放站施主天线被再次放大,在内部形成正反馈,导致系统不稳定,甚至发生自激。本文针对上述工程问题进行研究,旨在通过对自适应滤波算法的研究,设计一种适合DMB系统的同频直放站回波抑制电路,提高同频直放站的工作稳定性。首先,论文研究了DMB系统的结构特点和工作原理,以及直放站自激产生原理和回波抑制方法。在此基础上,研究对比分析了LMS、NLMS、RLS等自适应算法原理以及性能和硬件复杂度。根据DMB系统的特点和应用需求,采用了LMS算法作为核心回波抑制算法。对LMS算法用于直放站回波抑制做了分析,并在MATLAB平台上完成了仿真和分析。其次,设计了DMB同频直放站回波抑制电路系统方案,包括DMB射频接收模块、LMS自适应回波抑制模块、IQ混频和低通滤波模块、上变频模块等。基于FPGA平台开发了LMS自适应回波抑制模块、IQ混频和低通滤波模块,并通过Modelsim对各个模块进行仿真,采用Signal Tap II工具对关键信号进行了采集和数据分析。利用PADS软件完成了DMB射频接收模块和AD9957上变频模块电路原理图和PCB的设计,并制作了样板。最后,利用实验室DMB发射系统验证DMB射频接收模块和AD9957上变频模块功能,并且将本文设计的算法模块下载进FPGA芯片进行板级验证,结果表明:（1）DMB射频接收模块能稳定输出并行8比特中心频率为2.048MHz的DMB数字中频信号,AD9957上变频模块能实现将基带信号上变频到III波段,IQ混频和低通滤波模块能输出稳定的DMB基带IQ信号,满足设计要求;（2）LMS自适应回波抑制模块能有效抑制回波,回波抑制后信号与DMB原始信号高度相关,较好的还原了DMB原始信号的特性,抑制后信号与DMB原始信号均方误差稳定在-5d B附近,且硬件处理延时满足设计要求。
刘媛媛[3]（2020）在《基于ATE的高性能FPGA测试方法研究》文中研究表明现场可编程门阵列（Field Programmable Gate Array,FPGA）由于其体积小,能耗低,性能高和可反复编程等优点成为电子系统设计的主流芯片。随着芯片复杂度和集成度越来越高,对电子元器件的可靠性试验和筛选的要求也越来越高,FPGA的测试需求变得尤为迫切。因此在保证测试覆盖率的基础上,减少配置次数,降低测试成本,提供一套完善的FPGA测试方法和测试流程具有重要的应用价值。本论文对Xilinx FPGA的测试方法展开研究,论文的主要内容分为以下三个方面。按功能结构的不同采用分治法的思想将FPGA划分为三个模块。采用一维阵列法的思想对可编程逻辑器件（Configurable Logic Block,CLB）进行测试方法设计,对其中的查找表（Look Up Table,LUT）资源测试方法加以改进,采用区域划分的方式设计物理约束文件,能有效减少约束文件的编写时间,准确地进行故障定位,提高故障检测率。可编程输入输出接口（I/O Block,IOB）采用设置双向端口的方式进行测试方法设计,一次测试图形的配置可实现IOB端口双向传输功能的测试。可编程互连资源（Interconnect Resource,IR）采用确定性布线方法进行测试。本论文通过配置图形设计与仿真进行了各模块资源的功能测试,验证了测试方法的可行性。设计开发了一款通用型矩阵接口板HSCV256＿Euro Pin＿V3,通过添加矩阵切换电路解决了FPGA芯片测试中遇到的多电源测试、芯片管脚定义多样性等问题,实现了不同测试任务的兼容,为FPGA芯片测试提供外围硬件支持。以国产自动测试设备BC3192EX为ATE（Automatic Test Equipment）测试平台。配置测试图形,编写测试程序,通过上机实验完成了芯片的功能测试和参数测试,验证了FPGA测试方法的可行性。本论文研究的测试方法具有通用性,可作为Xilinx FPGA测试方案的开发模板,提供了一套完善的FPGA测试方法和测试流程。
李鹏[4]（2020）在《基于FPGA的运动目标检测算法实现》文中研究表明随着计算机视觉的不断发展,运动目标检测作为计算机视觉领域的关键问题成为了研究的热点。运动目标检测技术可以对视频进行逐帧分析,检测出每一帧图像中的运动目标。目前该技术的应用非常广泛,例如常见的视频监控都可以实现运动目标检测,另外在一些前沿技术领域如智能交通、无人驾驶等也有应用,而在这些领域,搭建一套体积小、功耗低的硬件平台来实现运动目标检测显得尤为重要。本文首先对运动目标检测算法进行研究,介绍了几种常用的算法,其中Vi Be算法是一种视频背景建模算法,具有瞬时初始化的优势,只用一帧图像就能快速初始化样本模型,使得检测在视频的第二帧就可以进行。与其他算法相比,它的思想简单,运算效率高,对弱小目标的检测更加敏感,并且易于实现,所以选取了Vi Be算法用于硬件平台实现。另外本文对算法进行了改进,提高了算法的适应性,使之能够很好地适应复杂背景。在MATLAB中进行对比实验,可以看出改进后的算法对于复杂背景具有较好的处理效果。FPGA内含丰富的逻辑资源,具有并行性的优势,运行时可以采用流水线的工作方式,因此本文选择FPGA作为算法处理单元,并基于目前主流的ZYNQ平台,设计一套运动目标检测系统。该系统采用OV5640摄像头采集视频图像,将图像送入算法初始化模块产生样本集,然后将后续的图像与样本集送入算法检测模块,得到运动目标和更新后的样本集,通过VDMA将图像数据存储到DDR中,使用HDMI将检测结果输出显示。但是当FPGA片上资源较少时,无法存储更多的样本集,影响检测效果,本文针对这一问题,创新性地提出了一种基于窗缓冲区的解决方案,将样本集存储在外部存储空间中,通过搭建窗缓冲区的方式从外部存储空间中读取样本集,这样便可以存储更多的样本集来提高检测效果,解决了算法在低成本FPGA上存储资源受限的问题。本文采用Zed Board开发板进行设计,OV5640和HDMI都采用Verilog设计并封装成IP核,使用Vivado HLS开发工具完成改进后Vi Be算法的开发,Vivado HLS可以将高级语言转化为硬件描述语言,并且可以封装成硬件IP核移植到FPGA中,缩短了开发流程。在可编程逻辑部分,我们可以通过调用IP核,进行IP核之间的连线,迅速地完成硬件平台的搭建。在处理器系统部分,主要是软件部分的开发,通过SDK开发工具进行摄像头寄存器的配置和VDMA读写地址的控制。通过软硬件协同的设计方式完成整个系统的设计。最后,根据测试结果可以看出本文搭建的系统能够实时检测出运动目标,并且该系统体积小、功耗低,满足在低成本场合下的使用,具有实用意义。
孙滋唱[5]（2020）在《CPU-FPGA异构系统中任务调度及放置方法研究与实现》文中研究说明随着大数据、云计算等信息技术的发展和数据规模的增长,系统对计算能力的需求正逐步加大,传统的通用CPU已无法满足复杂算法和大规模数据的计算需求,CPU-FPGA异构系统正逐步成为高性能计算的主要研究方向之一。FPGA独有的部分可重配置特性可为系统提供不同的功能,但同时该系统中的任务调度和任务放置面临着许多挑战。首先,FPGA中资源碎片化仍较严重且传统任务放置策略未考虑可重配置资源的多样性,导致资源未被充分利用。其次,可重配置引起的时间消耗、多任务间的资源争用等问题在一定程度上影响着系统的执行效率。本课题针对CPU-FPGA异构系统中任务调度及放置问题展开研究。本文首先提出了一种单FPGA中多资源任务放置策略,该策略细粒度地考虑任务对不同硬件资源的需求,并综合任务对不同资源的占用时间,利用三维时空模型为硬件任务选取合适的放置位置,充分利用各硬件资源并减少资源的碎片化程度。其次,为提高多FPGA系统的执行性能,本文提出了一种两级任务调度策略,该策略首先在任务级调度阶段综合考虑子任务类型相似度和资源需求相似度,为任务选取合适的FPGA计算单元,减少部分可重配置的时间消耗和资源争用问题;然后在子任务级调度阶段,综合考虑子任务的调度顺序和任务放置,利用遗传和双端蚁群优化算法为子任务集找到最优的调度序列和放置位置,充分利用FPGA的硬件资源,从而减少任务集的总完工时间。最后,本文利用TGFF生成拓扑任务,并对本文提出的任务调度和放置方法与传统方法进行对比试验,实验结果表明,在单FPGA中本文设计的的任务放置方法可以有效地减少资源碎片化,提高资源平均利用率。另外,在多FPGA系统中,本文提出的两级任务调度方法相比传统算法更加均衡地利用了 FPGA的硬件资源,并减少了任务的总执行时间。
陈凯峰[6]（2020）在《基于FPGA的实时目标跟踪系统研究》文中提出实时目标跟踪技术是近年来计算机视觉领域的热点研究问题,融合了数字图像处理、计算机视觉、嵌入式开发及深度学习等多领域先进技术。当前,实时目标跟踪技术已经广泛应用于军事、工业生产、无人汽车等方面。传统目标跟踪系统基于软件实现,部署在PC机等平台上,有着成本高昂、兼容性差以及实时性差等问题,难以大规模推广。随着集成电路和信息处理技术的发展,使用硬件平台实现目标跟踪算法正在成为趋势。现场可编程阵列FPGA（Field Programmable Gate Array）是一种半定制电路,使用硬件描述语言Verilog VHDL进行电路设计,特点是并行处理能力强,通过流水线操作处理大量数据并且功耗低、集成度高、可重构,适合于对目标跟踪算法进行硬件加速。因此本文基于FPGA对实时目标跟踪系统的实现展开研究。本文设计了一种新的基于FPGA的实时目标跟踪系统,系统以Xilinx公司新一代FPGA芯片Zynq7020 SOC为核心处理平台,在此平台上实现了改进的Cam Shift目标跟踪算法和卡尔曼滤波算法。本文的主要工作如下:（1）研究传统Cam Shift目标跟踪算法的原理及优缺点,针对其在目标遮挡、背景干扰以及移动变形等情况时跟踪效果差的问题,本文提出遮挡系数判断策略及移动距离判断策略,对Cam Shift算法进行改进。（2）研究了卡尔曼滤波算法的原理,将其融入到改进Cam Shift目标跟踪算法中,将Cam Shift算法得到的目标位置信息交由卡尔曼滤波算法进行下一帧目标位置预测,下一帧中改进Cam Shift目标跟踪算法以卡尔曼滤波预测的目标位置为起点开始搜索。然后在国际标准数据集OTB100上对新的融合算法进行性能验证。（3）根据实时目标跟踪系统的特点和需求,选择了Zynq7020 SOC芯片以及OV7225摄像头等硬件,重点研究了Zynq7020 SOC芯片的框架以及内部资源的使用,包括用于内部PS与PL通信的AXI4协议,DDR控制器、中断系统以及配置外设的EMIO端口等。（4）完成实时目标跟踪系统的硬件实现。在Zynq7020 SOC芯片中,使用处理系统PS连接CMOS摄像头和VGA显示器,配置AXI DMA IP核和AXI VDMA IP核实现图像数据的输入输出和缓存;使用可编程逻辑PL模块化实现改进Cam Shift目标跟踪算法和卡尔曼滤波算法,对算法模块进行适应性改进,节省计算资源,提升系统性能。使用VIVADO2017.4和MATLAB等工具对算法模块进行功能仿真,确保可靠性。（5）对完成的实时目标跟踪系统进行测试,评估系统跟踪效果和性能,并与其他平台进行对比分析。通过以上工作,本文实现了基于FPGA的实时目标跟踪系统,经测试,系统功能达到了目标跟踪的准确性、实时性和鲁棒性等要求,算法性能相比原来有较大提升。
马浩[7]（2020）在《高性能处理器安全模块的设计与优化》文中认为信息安全是当今时代的主旋律,国际上在信息安全领域,美国一直处于领先地位以及集成电路IP知识产权的垄断地位,2018、2019与2020年的“中兴”、“华为”事件,再次让全世界关注到在芯片处理器等信息安全领域。随着加州大学伯克利分校对RISC-V指令集的开源,一个降低门槛的精简指令集的CPU设计,势必会在5G高速通信领域、AI（人工智能）、工业机器人、IOT（物联网）、智能自动化、甚至国防等领域大面积应用,那么这些处理器的安全问题随之也会引起客户的迫切关注。目前在安全方面加密算法实现的主要途径是软件和硬件,由于软件易受设备限制且不稳定,影响数据传输质量,而通过设计专用芯片实现硬件算法是信息安全领域的主流,它具有易于嵌入、易于完成复杂功能、IP复用性强、高可靠性、高加密速率、总体成本较低等优点。本文首先以研究AES的数学原理与Rijndael算法原理为基础,在Modelsim、VIVADO 2015.4/2018.3等环境中上完成了AES的RTL实现并将其封装为IP软核,其次通过时序综合与布局布线得出所消耗的可编程逻辑资源（Slice LUTs）,完成了循环迭代结构与流水线结构两种AES硬件IP,设计并优化了基于AXI4/AXI4-Lite协议标准的IP接口,使用了DC综合得出两种硬件结构的最大时钟频率与面积等参数。紧接着完成了将该IP集成在加州大学伯克利分校基于RISC-V指令集的BOOM处理器上,并完成驱动。使用了Synopsys DC在tt28nm（TSMC）工艺下综合,得到循环迭代结构的AES最大时钟频率为1.92GHz,占用面积为0.0188)8)2,流水线结构的AES最大时钟频率为2.56GHz,面积为0.178)8)2（基于目前两种结构的AES与BOOM处理器未作异步处理,因此吞吐率等性能参数以BOOM处理器的DC综合值计算,为1.13GHz）。实现了通过UART 16550将AES的加密/解密信息打印在PC显示器上的联合调试。完成了两种AES硬件结构各项性能参数的横向比对以及与参考文献中同类型设计的纵向比对。最终在Xilinx Virtex-7 XC7VX690T-2FFG1761C FPGA平台上完成了循环迭代结构与流水线结构硬件IP的加/解密系统集成、功能验证与板级测试,得出循环迭代结构的AES消耗3071个Slice单元,接口消耗307个Slice单元,通过板级运行大量的测试向量,计算出峰值吞吐量为0.66Gbps,加密效率为0.22Mbps/Slice。流水线结构的AES消耗8023个Slice单元,接口消耗353个Slice单元,计算出峰值吞吐量为144.14Gbps,加密效率为18.40Mbps/Slice。这一研究对于目前BOOM处理器的安全性能（特别是在加密吞吐量与加密效率方面）有着显着的提升。
马柯帆[8]（2019）在《基于FPGA加速的布尔可满足求解技术研究》文中提出判定布尔公式的可满足性（SAT）是计算机科学领域经典的NP完全问题之一,由于众多领域的实际问题都可以转换为布尔可满足问题来求解,例如VLSI设计与验证、软件的形式验证、人工智能规划与优化等领域,因此几十年来一直是计算机理论领域的研究热点。近年来,随着布尔可满足求解技术的不断发展,软件实现的SAT求解器也逐渐走向成熟与完善,但针对某些类型的SAT实例,例如复杂3-SAT实例,存在学习时间长、求解效率不高等问题。而基于局部搜索原理、通过硬件加速的SAT求解技术是提高3-SAT求解效率最有效的手段,因此,基于硬件加速的SAT求解技术也得到了飞速发展,成为验证领域的研究热点。近年来,致力于改进基于随机局部搜索原理的SAT求解技术得到了广泛、深入的研究。然而,随机局部搜索求解技术在总体上仍有很高的改进潜力,尤其是在结构化SAT问题的求解上存在不足。因此,本文主要目标是寻找新的基于可编程逻辑器件的实现方法,以便更高效、更全面的求解不同类型的3-SAT问题,特别是随机类的3-SAT实例。通过以下几个步骤实现该目标:研究对随机局部搜索求解器初始赋值行为的新分析方法,分析适合随机局部搜索求解器的预处理技术,设计新的单线程的随机局部搜索硬件求解器,以及设计一个并行多线程的随机局部搜索硬件求解器。首先分析了传统随机局部搜索求解器对问题所有变元的初始赋值方式,提出了在局部搜索方法中,使用一种计算变元初始指派取正的概率Pi的SAT预处理算法。通过对参数取值的约束,使得当变元为正的子句的个数大于为负的子句的个数时,其初始指派取正的概率更大,否则,则减小此概率。此外,算法对传统随机产生的变元初始赋值策略进行了改进,尽量使初始指派后产生的可满足子句更多,提前指导了最优真值指派搜索的趋势,大大提高问题的收敛速度,减少搜索陷入局部最优的现象发生。这种对问题变元初值赋值的计算策略结构简单,算法可移植性强,可以用于任何随机局部搜索求解器中。提出基于加强约束算法的现场可编程门阵列（FPGA）求解器ECWSAT,并将基于概率的变元赋值预处理技术应用于此求解器。ECWSAT求解器中软件预处理由主机在求解开始前完成,利用变元消除策略对原始的DIMACS格式的数据进行化简,在计算变元初始赋值为正的概率后给所有变元赋初值,并根据当前初值提取对应的数据文件,如不可满足子句、地址映射表、子句映射表等,最后将这些数据文件下载到硬件求解器中。在主程序部分,对算法的变元选择启发式进行了改进。此外,为了避免搜索陷入局部最优,算法引入一个噪声扰动机制,当搜索进入局部最优时,允许算法按照一定策略选择和当前候选解相同质量或者次质量的解,使其进入不同的优化方向,从而跳出局部最优。实验结果表明,与软件SAT求解器WalkSAT以及其他同类型的硬件SAT求解器相比,ECWSAT求解器可有效的求解规模相对较大的随机SAT问题,特别是在难的随机问题上表现出了良好的性能。提出了基于概率分布函数的probSAT+硬件求解器,用于求解ECWSAT在求解某些大规模的实例成功率不高的问题。probSAT+硬件求解器的核心是一个基于概率分布函数的决策启发式算法。提出的算法在以下三个方面做了改进:首先,在预处理阶段,使用纯文字的化简规则确定符合条件变元的初值;其次,对变元的初始赋值策略做了约束,通过提前指导最优真值指派搜索的趋势,使得赋值后可满足子句尽可能多,减少搜索过程中的翻转次数和搜索的解空间,进而减少陷入局部最优情况的发生,加快算法的收敛速度;最后,在计算变元的概率分布函数时,提出了一种适应于硬件平台实现的概率求解方案,避免了在FPGA中进行复杂的指数或者多项式计算,从而减少了因此带来的巨大时间和面积开销。实验结果表明,与业界高效的同类型软件SAT求解器WalkSAT与Sparrow相比,probSAT+取得了较大的加速比,求解效率得到了显着提升。提出了基于不完全算法的并行多线程求解器pprobSAT+,以提高求解器在搜索过程中的吞吐率,增强求解器的处理能力。求解器基于probSAT+的算法框架,着重分析了求解器的主要组件及其相互作用,并对求解器并行多线程处理过程以及系统流水线带来的性能增益做了详细说明。pprobSAT+求解器在每次搜索的过程中,算法并不判断所有的子句的最终结果,而是仅仅对可能改变的子句进行评估,换句话说,算法仅评估包含翻转变元的子句,从而很大程度上节省了硬件资源开销。此外,由于使用了流水线设计,多个独立的线程被同时执行,使得并行和流水线电路具有很高的求解性能。当实例规模较小,并且所有的数据都存储在FPGA片上存储器时,pprobSAT+求解器能获得更高的性能与加速比。若能将部分数据存于片外存储器,则能大大提高求解器处理问题的规模。实验结果表明,pprobSAT+能够正确地判定公式的可满足性;并且与单线程probSAT+求解器相比,3线程pprobSAT+求解器能够达到超过2倍的加速比。
侯聪[9]（2010）在《短波宽带数字接收机信道化处理技术应用及研究》文中指出软件无线电的思想是尽可能把宽带ADC和DAC靠近天线,将无线电的各种功能用尽可能多的软件在一个开放性、通用性、模块化的硬件平台上完成。短波宽带侦测一体化,实时性要求高,数据处理量大,参数指标多变,需要高效灵活,适应能力强的接收机,以适应电子侦查的需求。基于多相滤波的数字信道化接收机是目前软件无线电接收机中较好的解决方案,在实现全概率截获的情况下,还能明显降低复杂度,提高实时处理能力。本文在这样的背景下,结合具体的研究项目,对基于多相滤波的数字信道化处理技术的基本理论和硬件实现进行了系统的研究。主要内容为:首先,着重介绍了数字下变频和多相滤波的基本理论,以及基于多相滤波的理论的一些算法演变,这些理论是后续各章工作的理论基础。接着,根据项目的具体指标要求,对数字信道化的硬件实现进行了研究分析,提出了技术难点和解决途径,具体讨论了在本项目数字信道化实现过程中,低通滤波和多相滤波结构的实现方法,并结合选用的硬件平台,给出了数字信道化具体的具体方案。最后,对上述研究进行总结,并提出了今后的研究方向。
编辑部[10]（2010）在《Xilinx全新7系列杀向功耗性能比新时代》文中研究说明"在我们全力降低功耗为新市场提供技术组合之际,7系列的推出表示赛灵思和FPGA行业全面进入新阶段。除了让每代新产品都能根据摩尔定律发展满足
二、新一代FPGA平台ASMBL（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、新一代FPGA平台ASMBL（论文提纲范文）
（1）面向遥感卫星的综合电子系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 综合电子系统概念内涵 |
| 1.2 综合电子系统的形成与发展 |
| 1.3 国内外发展情况 |
| 1.3.1 国外典型星载综合电子系统 |
| 1.3.2 国内发展情况 |
| 1.3.3 发展趋势及启示 |
| 1.4 工程背景及需求 |
| 1.4.1 高分专项简介 |
| 1.4.2 空间基础设施规划简介 |
| 1.4.3 高分多模卫星简介 |
| 1.4.4 对综合电子系统的紧迫需求 |
| 1.4.5 博士期间研究工作开展情况 |
| 1.5 论文章节安排 |
| 第2章 综合电子系统研究思路及架构设计 |
| 2.1 任务需求分析 |
| 2.2 研究工作思路 |
| 2.2.1 新一代遥感卫星对电子系统的需求 |
| 2.2.2 现有卫星电子系统存在的问题 |
| 2.2.3 研究路线与技术途径 |
| 2.3 综合电子系统架构设计 |
| 2.3.1 综合电子系统网络体系架构设计 |
| 2.3.2 综合电子系统硬件架构设计 |
| 2.3.3 基于综合电子系统的星上任务规划技术研究 |
| 2.4 高分多模卫星综合电子系统的设计验证方案 |
| 第3章 综合电子系统网络体系架构设计 |
| 3.1 新一代遥感卫星信息交互需求 |
| 3.1.1 应用任务功能分解 |
| 3.1.2 应用任务信息交互需求分析 |
| 3.2 工程难点分析 |
| 3.2.1 网络系统功能耦合难题 |
| 3.2.2 网络标准兼容性难题 |
| 3.3 针对系统功能耦合难题的星载综合电子系统网络分层设计 |
| 3.3.1 网络体系架构设计思路 |
| 3.3.2 应用层设计 |
| 3.3.3 传输层设计 |
| 3.3.4 网络层设计 |
| 3.3.5 数据链路层 |
| 3.3.6 物理层设计 |
| 3.4 针对网络标准兼容性难题的标准化网络协议体系设计 |
| 3.4.1 通用标准兼容性设计 |
| 3.4.2 终端接口设计 |
| 3.5 新一代遥感卫星分层协议体系设计 |
| 3.5.1 新一代遥感卫星星地链路空间链路协议应用设计 |
| 3.5.2 新一代遥感卫星星载子网协议设计 |
| 3.5.3 新一代遥感卫星应用服务空间包设计 |
| 3.6 本章小结 |
| 第4章 综合电子系统通用化可扩展硬件架构设计 |
| 4.1 工程难点分析 |
| 4.1.1 系统开放性难题 |
| 4.1.2 系统稳定性难题 |
| 4.1.3 硬件功能耦合难题 |
| 4.2 针对系统开放性难题的综合电子系统硬件接口设计 |
| 4.2.1 开放式结构设计 |
| 4.2.2 硬件即插即用设计 |
| 4.3 针对系统稳定性难题的综合电子系统硬件架构设计 |
| 4.3.1 集中管理分散测控设计 |
| 4.3.2 双总线设计 |
| 4.3.3 容错机制设计 |
| 4.4 新一代遥感卫星的综合电子系统硬件模块化设计 |
| 4.4.1 新一代遥感卫星平台管理需求分析 |
| 4.4.2 通用处理器模块设计 |
| 4.4.3 数据存储复接模块设计 |
| 4.4.4 遥测采集模块设计 |
| 4.4.5 热控管理模块设计 |
| 4.4.6 容错模块设计 |
| 4.4.7 指令模块设计 |
| 4.4.8 配电模块设计 |
| 4.5 本章小结 |
| 第5章 基于综合电子系统的星上任务规划技术研究 |
| 5.1 新型遥感卫星任务特点 |
| 5.2 高精度轨道外推算法 |
| 5.2.1 龙格-库塔数值积分算法 |
| 5.2.2 动力学模型 |
| 5.2.3 星上计算的优化过程 |
| 5.2.4 仿真结果 |
| 5.2.5 仿真结论 |
| 5.3 条带分割算法 |
| 5.3.1 区域任务条带分割 |
| 5.3.2 曲线任务条带分割 |
| 5.4 应急任务重规划算法 |
| 5.4.1 更新待规划任务集 |
| 5.4.2 应急任务最佳插入位置函数 |
| 5.4.3 星上自主重规划算法 |
| 5.5 本章小结 |
| 第6章 综合电子系统通过高分多模卫星的在轨应用验证 |
| 6.1 高分多模卫星任务特点分析 |
| 6.1.1 敏捷成像模式 |
| 6.1.2 视频成像模式分析 |
| 6.1.3 数据处理模式分析 |
| 6.1.4 数据传输模式分析 |
| 6.2 高分多模卫星综合电子技术方案 |
| 6.2.1 高分多模卫星业务需求 |
| 6.2.2 高分多模卫星综合电子总体方案 |
| 6.2.3 高分多模卫星信息流设计 |
| 6.3 网络体系架构标准化、兼容性应用验证 |
| 6.3.1 高分多模卫星空间链路协议兼容性设计验证 |
| 6.3.2 高分多模卫星星载子网协议标准化设计验证 |
| 6.4 开放式综电系统硬件标准化、模块化应用验证 |
| 6.4.1 高分多模卫星综合电子系统硬件架构设计 |
| 6.4.2 采用本课题研究成果对系统功能性能的提升 |
| 6.5 基于综合电子系统的自主任务规划技术在轨验证 |
| 6.5.1 自主任务管理在轨应用验证 |
| 6.5.2 自主健康管理在轨应用验证 |
| 6.5.3 综合电子系统自主任务管理系统设计验证 |
| 6.5.4 综合电子系统自主机动控制设计验证 |
| 6.5.5 高分多模卫星在轨成像任务执行情况验证 |
| 6.5.6 基于综合电子系统的新增功能效益显着 |
| 6.6 小结 |
| 第7章 结论与展望 |
| 7.1 主要工作内容总结 |
| 7.2 本文先进性与创新点 |
| 7.3 后续发展展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（2）DMB同频直放站回波抑制技术研究及电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 注释表 |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 主要研究内容 |
| 1.4 论文组织结构 |
| 第2章 DMB标准及同频直放站自激产生原理 |
| 2.1 DMB系统组成及特点 |
| 2.1.1 DMB简介 |
| 2.1.2 DMB发射系统组成 |
| 2.1.3 DMB覆盖方式 |
| 2.2 同频直放站自激产生原理 |
| 2.3 本章小结 |
| 第3章 DMB同频直放站回波抑制技术研究 |
| 3.1 DMB同频直放站的回波抑制 |
| 3.1.1 回波抑制方法 |
| 3.1.2 回波抑制性能指标 |
| 3.2 自适应滤波器原理 |
| 3.3 自适应算法介绍 |
| 3.3.1 LMS算法 |
| 3.3.2 NLMS算法 |
| 3.3.3 RLS算法 |
| 3.3.4 算法性能对比 |
| 3.4 LMS算法用于直放站回波抑制 |
| 3.5 LMS用于直放站回波抑制仿真 |
| 3.6 本章小结 |
| 第4章 DMB同频直放站回波抑制电路的硬件设计 |
| 4.1 系统总体方案设计 |
| 4.2 硬件平台芯片选型 |
| 4.2.1 模拟下变频和ADC |
| 4.2.2 FPGA平台选型 |
| 4.2.3 上变频器 |
| 4.3 DMB射频接收模块设计 |
| 4.3.1 DMB射频接收模块原理 |
| 4.3.2 DMB射频接收模块的硬件设计 |
| 4.4 LMS自适应回波抑制模块设计 |
| 4.4.1 自适应回波抑制模块建模 |
| 4.4.2 LMS自适应回波抑制模块FPGA设计 |
| 4.5 IQ混频和低通滤波模块设计 |
| 4.5.1 IQ混频和低通滤波模块原理 |
| 4.5.2 IQ混频器设计 |
| 4.5.3 数字低通滤波器设计 |
| 4.6 上变频模块设计 |
| 4.7 本章小结 |
| 第5章 算法FPGA硬件验证 |
| 5.1 测试输入信号产生 |
| 5.2 算法模块FPGA板级验证 |
| 5.3 回波抑制性能验证 |
| 5.4 本章小结 |
| 第6章 结论及未来展望 |
| 6.1 主要工作与创新点 |
| 6.2 未来展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间从事的科研工作及取得的成果 |
（3）基于ATE的高性能FPGA测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 FPGA测试技术发展现状 |
| 1.3 FPGA测试分类 |
| 1.4 研究内容与组织结构 |
| 1.4.1 研究内容 |
| 1.4.2 论文组织结构 |
| 第2章 FPGA器件结构分析与故障分类 |
| 2.1 FPGA器件结构分析 |
| 2.1.1 逻辑资源CLB结构 |
| 2.1.2 输入/输出模块IOB结构 |
| 2.1.3 互连资源IR结构 |
| 2.2 FPGA器件故障分类 |
| 2.2.1 逻辑资源CLB故障 |
| 2.2.2 输入/输出模块IOB故障 |
| 2.2.3 互连资源IR故障 |
| 2.3 本章小结 |
| 第3章 FPGA器件测试方案总体设计 |
| 3.1 逻辑资源CLB测试 |
| 3.1.1 查找表LUT测试方法设计与仿真 |
| 3.1.2 触发器Flip Flop测试方法验证与仿真 |
| 3.1.3 快速进位逻辑Carry Logic测试方法验证与仿真 |
| 3.2 输入/输出模块IOB测试 |
| 3.2.1 IOB模块测试方法设计与仿真 |
| 3.3 互连资源IR测试 |
| 3.3.1 互连资源IR测试方法验证 |
| 3.4 本章小结 |
| 第4章 基于BC3192EX的 ATE测试系统 |
| 4.1 BC3192EX测试系统 |
| 4.1.1 系统硬件 |
| 4.1.2 系统软件 |
| 4.2 芯片测试通用接口板设计 |
| 4.3 本章小结 |
| 第5章 基于ATE测试系统的FPGA测试方法验证 |
| 5.1 FPGA测试方法验证 |
| 5.1.1 测试流程 |
| 5.1.2 测试结果分析 |
| 5.2 本章小结 |
| 第6章 结论与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 A |
| 在学期间的研究成果 |
| 致谢 |
（4）基于FPGA的运动目标检测算法实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 运动目标检测算法研究现状 |
| 1.2.2 图像处理平台的研究现状 |
| 1.3 本文研究内容及论文结构 |
| 第二章 运动目标检测算法介绍 |
| 2.1 常用运动目标检测算法 |
| 2.1.1 帧间差分法 |
| 2.1.2 背景差分法 |
| 2.1.3 光流法 |
| 2.2 混合高斯背景建模 |
| 2.3 ViBe算法 |
| 2.3.1 背景建模 |
| 2.3.2 前景检测 |
| 2.3.3 模型更新 |
| 2.4 ViBe算法改进 |
| 第三章 硬件平台及相关技术介绍 |
| 3.1 ZedBoard与ZYNQ |
| 3.2 OV5640摄像头 |
| 3.2.1 上电时序 |
| 3.2.2 像素数据输出时序 |
| 3.3 SCCB接口 |
| 3.3.1 工作模式 |
| 3.3.2 SCCB数据读写过程 |
| 3.4 HDMI |
| 3.5 DDR |
| 3.6 VDMA |
| 3.7 AXI标准 |
| 3.7.1 AXI互联和接口 |
| 3.7.2 AXI4读操作 |
| 3.7.3 AXI4写操作 |
| 3.8 开发环境 |
| 3.8.1 Vivado IDE |
| 3.8.2 Vivado HLS |
| 3.8.3 设计方法 |
| 第四章 运动目标检测算法的IP核设计 |
| 4.1 HLS视频库与Open CV视频库 |
| 4.1.1 Open CV简介 |
| 4.1.2 在FPGA设计中使用Open CV |
| 4.1.3 HLS视频库函数 |
| 4.2 Vivado HLS优化指令 |
| 4.3 图像处理相关知识 |
| 4.3.1 灰度化 |
| 4.3.2 形态学处理 |
| 4.4 ViBe算法在HLS中实现 |
| 4.4.1 算法实现难点及解决方案 |
| 4.4.2 算法优化 |
| 4.4.3 结果分析 |
| 第五章 系统的总体设计 |
| 5.1 整体结构 |
| 5.2 各模块设计 |
| 5.2.1 图像采集模块 |
| 5.2.2 算法处理模块 |
| 5.2.3 数据存储模块 |
| 5.2.4 结果显示模块 |
| 5.3 硬件平台搭建 |
| 5.3.1 参数配置 |
| 5.3.2 整体设计 |
| 第六章 系统调试与结果分析 |
| 6.1 系统调试 |
| 6.2 测试结果与分析 |
| 6.3 制作启动镜像 |
| 第七章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）CPU-FPGA异构系统中任务调度及放置方法研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要研究内容 |
| 1.4 论文组织结构 |
| 第二章 相关技术介绍 |
| 2.1 FPGA简介 |
| 2.1.1 FPGA概述 |
| 2.1.2 FPGA内部资源简介 |
| 2.2 可重配置技术简介 |
| 2.2.1 可重配置的方式 |
| 2.2.2 部分动态可重配置技术 |
| 2.2.3 资源空间模型 |
| 2.3 CPU-FPGA异构计算平台 |
| 2.4 本章小结 |
| 第三章 CPU-FPGA异构平台任务放置方法研究 |
| 3.1 CPU-FPGA平台任务放置问题 |
| 3.1.1 任务放置问题概述 |
| 3.1.2 任务放置问题约束与研究 |
| 3.2 任务放置算法相关研究工作 |
| 3.2.1 基于矩形资源区域划分的放置算法 |
| 3.2.2 基于顶点链表的放置算法 |
| 3.2.3 当前算法的不足及缺陷 |
| 3.3 单FPGA中基于多资源的任务放置算法 |
| 3.3.1 FPGA可重配置资源模型与任务模型 |
| 3.3.2 基于3D连接值的放置算法描述 |
| 3.5 本章小结 |
| 第四章 CPU-FPGA中两级任务调度方法研究 |
| 4.1 CPU-FPGA平台及调度问题概述 |
| 4.1.1 CPU-FPGA平台概述 |
| 4.1.2 多FPGA中任务调度关注问题及目标 |
| 4.2 两级任务调度中模型描述 |
| 4.2.1 系统调度模型 |
| 4.2.2 任务模型 |
| 4.3 任务级调度策略 |
| 4.3.1 任务级调度概述 |
| 4.3.2 任务级调度相似度计算 |
| 4.3.3 任务级调度算法描述 |
| 4.4 子任务级调度策略 |
| 4.4.1 子任务级调度概述 |
| 4.4.2 子任务级调度算法描述 |
| 4.5 本章小结 |
| 第五章 实验分析及验证 |
| 5.1 实验环境配置 |
| 5.2 实验数据说明 |
| 5.3 实验验证 |
| 5.3.1 相似度权重选择 |
| 5.3.2 子任务调度及放置算法分析及验证 |
| 5.3.3 两级任务调度算法分析及验证 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者攻读学位期间发表的学术论文目录 |
（6）基于FPGA的实时目标跟踪系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 目标跟踪算法研究现状 |
| 1.2.2 目标跟踪系统研究现状 |
| 1.3 论文研究内容与章节安排 |
| 第二章 实时目标跟踪系统硬件平台 |
| 2.1 系统需求及功能指标 |
| 2.2 系统总体方案设计 |
| 2.3 硬件开发平台及选型 |
| 2.3.1 MZ7XA7020开发平台 |
| 2.3.2 摄像头模块 |
| 2.3.3 图像显示模块 |
| 2.4 Zynq7020 SOC芯片 |
| 2.4.1 系统架构 |
| 2.4.2 数据通信 |
| 2.4.3 DDR控制器 |
| 2.4.4 中断系统 |
| 2.4.5 GPIO接口 |
| 2.5 本章小结 |
| 第三章 目标跟踪算法的研究与改进 |
| 3.1 目标跟踪算法的基本框架 |
| 3.2 CamShift目标跟踪算法研究 |
| 3.2.1 颜色概率分布图 |
| 3.2.2 MeanShift算法 |
| 3.2.3 CamShift目标跟踪算法 |
| 3.2.4 算法分析 |
| 3.3 目标跟踪算法改进 |
| 3.3.1 CamShift算法改进 |
| 3.3.2 卡尔曼滤波算法 |
| 3.3.3 融合算法 |
| 3.3.4 融合算法性能测试 |
| 3.4 本章小结 |
| 第四章 目标跟踪算法的FPGA实现 |
| 4.1 目标跟踪系统总体设计 |
| 4.2 图像采集与显示模块的FPGA实现 |
| 4.2.1 图像采集与缓存模块 |
| 4.2.2 图像显示模块 |
| 4.3 融合目标跟踪算法的FPGA实现 |
| 4.3.1 颜色空间转换模块 |
| 4.3.2 反向投影模块 |
| 4.3.3 改进的CamShift目标跟踪算法模块 |
| 4.3.4 卡尔曼滤波算法模块 |
| 4.4 本章小结 |
| 第五章 系统测试与分析 |
| 5.1 跟踪效果测试 |
| 5.2 系统资源分析 |
| 5.3 系统实时性测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 研究工作总结 |
| 6.2 未来展望 |
| 参考文献 |
| 攻读硕士学位期间发表的学术论文及取得的相关科研成果 |
| 致谢 |
（7）高性能处理器安全模块的设计与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 主要研究工作与章节安排 |
| 1.3.1 主要研究工作 |
| 1.3.2 章节安排 |
| 第二章 AES的算法原理 |
| 2.1 数学原理 |
| 2.1.1 群(Group) |
| 2.1.2 有限域 |
| 2.1.3 扩展域 |
| 2.1.4 扩展域GF(2 |
| m)内的运算 |
| 2.2 分组密码 |
| 2.3 AES算法原理 |
| 2.3.1 AES算法中的术语介绍 |
| 2.3.2 AES算法参数符号和函数 |
| 2.3.3 AES算法的输入与输出 |
| 2.3.4 AES的字节 |
| 2.3.5 AES的字节数组 |
| 2.3.6 AES的状态矩阵 |
| 2.4 AES加密过程 |
| 2.4.1 加密过程 |
| 2.4.2 字节替换 |
| 2.4.3 行位移 |
| 2.4.4 列混合 |
| 2.4.5 轮密钥加 |
| 2.5 密钥拓展 |
| 2.6 AES解密过程 |
| 2.6.1 逆行位移 |
| 2.6.2 逆列混合 |
| 2.7 本章小结 |
| 第三章 AES的RTL实现与接口设计 |
| 3.1 AES内部结构设计 |
| 3.2 AES内部状态机 |
| 3.3 AES内部寄存器参数配置 |
| 3.4 AES加密/解密对照表 |
| 3.5 AES内部寄存器配置测试用例 |
| 3.6 AES IP仿真 |
| 3.6.1 128bits密钥加/解密 |
| 3.6.2 256bits密钥加/解密 |
| 3.6.3 仿真结果统计 |
| 3.7 接口设计 |
| 3.7.1 协议转接桥 |
| 3.7.2 读/写状态机控制单元 |
| 3.7.3 FIFO单元 |
| 3.8 消耗资源与综合 |
| 3.8.1 资源消耗 |
| 3.8.2 DC综合 |
| 3.9 本章小结 |
| 第四章 AES的流水线结构设计与优化 |
| 4.1 AES流水线结构RTL实现 |
| 4.1.1 流水线AES电路结构 |
| 4.1.2 流水线结构AES内部寄存器配置 |
| 4.2 AES流水线结构加密电路 |
| 4.3 AES流水线结构解密电路 |
| 4.4 AES内部寄存器配置测试用例 |
| 4.5 流水线结构AES IP仿真 |
| 4.5.1 128bits密钥加/解密 |
| 4.5.2 流水线结构AES加/解密性能 |
| 4.6 接口优化 |
| 4.6.1 密钥与明文同步问题 |
| 4.6.2 对接口中ctrl状态机优化 |
| 4.7 资源消耗与综合 |
| 4.7.1 资源消耗 |
| 4.7.2 DC综合 |
| 4.8 本章小结 |
| 第五章 加/解密系统集成与环境搭建 |
| 5.1 AES迭代结构IP的集成 |
| 5.1.1 AES集成的电路结构 |
| 5.1.2 128bits密钥加/解密 |
| 5.1.3 256bits密钥加/解密 |
| 5.1.4 仿真结果统计 |
| 5.1.5 AES循环迭代结构性能计算 |
| 5.2 流水线结构AES集成与仿真 |
| 5.2.1 128bits密钥加/解密 |
| 5.2.2 性能计算 |
| 5.3 AES硬件结构优化前后性能参数比对 |
| 5.4 本文与同类型AES设计性能参数比对 |
| 5.5 UART 16550 |
| 5.5.1 UART原理及功能介绍 |
| 5.5.2 通过UART打印AES信息 |
| 5.6 BOOM处理器 |
| 5.6.1 BOOM的流水线结构 |
| 5.6.2 RISC-V指令集 |
| 5.6.3 BOOM的总线结构 |
| 5.7 Virtex-7 VC709 FPGA |
| 5.8 AXI4/AXI4-Lite协议 |
| 5.8.1 AXI4协议 |
| 5.8.2 AXI4-Lite协议 |
| 5.9 EDA环境 |
| 5.9.1 Modelsim |
| 5.9.2 VIVADO |
| 5.9.3 VCS |
| 5.9.4 DC |
| 5.10 IP核 |
| 5.10.1 IP概述 |
| 5.10.2 IP分类 |
| 5.11 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文总结 |
| 6.2 未来展望 |
| 附录A |
| 附录B |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）基于FPGA加速的布尔可满足求解技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 SAT问题研究意义 |
| 1.3 SAT问题的研究现状 |
| 1.3.1 软件求解器发展现状 |
| 1.3.2 硬件求解器发展现状 |
| 1.4 目前存在的主要问题 |
| 1.5 主要研究内容 |
| 1.6 论文组织结构 |
| 第二章 基础理论 |
| 2.1 可满足性问题 |
| 2.2 可满足性实例 |
| 2.3 可满足性求解算法 |
| 2.3.1 完全算法 |
| 2.3.2 不完全算法 |
| 2.4 随机局部搜索算法框架 |
| 2.4.1 基于WalkSAT的算法框架 |
| 2.4.2 基于GSAT的算法框架 |
| 2.4.3 基于gNovelty+的算法框架 |
| 2.4.4 基于probSAT的算法框架 |
| 2.5 硬件求解器发展综述 |
| 2.5.1 直接硬件逻辑 |
| 2.5.2 软硬件协同处理 |
| 2.6 性能评价方法 |
| 2.7 未来发展方向 |
| 2.8 本章小结 |
| 第三章 一种基于概率的变元赋初值预处理算法 |
| 3.1 引言 |
| 3.2 预处理算法 |
| 3.2.1 背景知识 |
| 3.2.2 实例公式的预处理技术 |
| 3.2.3 求解算法的预处理技术 |
| 3.3 基于概率的预处理算法 |
| 3.4 实验结果与分析 |
| 3.5 本章小结 |
| 第四章 基于加强约束算法的FPGA求解器ECWSAT |
| 4.1 引言 |
| 4.2 ECWSAT算法框架 |
| 4.3 ECWSAT硬件体系结构 |
| 4.3.1 地址和子句映射表 |
| 4.3.2 子句评估模块 |
| 4.3.3 FIFO树 |
| 4.4 硬件实验平台 |
| 4.5 实验结果与分析 |
| 4.6 本章小结 |
| 第五章 基于概率分布函数的FPGA求解器probSAT+ |
| 5.1 引言 |
| 5.2 probSAT+算法框架 |
| 5.3 概率分布函数 |
| 5.4 probSAT+求解器体系结构 |
| 5.4.1 缓存器和概率映射表 |
| 5.4.2 不可满足子句选择策略 |
| 5.5 实验结果与分析 |
| 5.5.1 预处理性能 |
| 5.5.2 probSAT+性能 |
| 5.6 本章小结 |
| 第六章 基于不完全算法的并行硬件求解器 |
| 6.1 引言 |
| 6.2 基于pprobSAT+的并行多线程硬件求解器 |
| 6.2.1 电路流水线策略 |
| 6.2.2 并行多线程策略 |
| 6.2.3 硬件体系结构 |
| 6.3 流水线性能增益 |
| 6.4 实验结果与分析 |
| 6.5 小结 |
| 第七章 总结与展望 |
| 7.1 工作总结 |
| 7.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 附录A 地址子句映射模块RTL原理图 |
| 附录B 子句评估模块RTL原理图 |
| 附录C 子句评估和缓存模块RTL原理图 |
| 附录D 多线程并行求解器子句输出功能仿真 |
| 附录E pprobSAT+并行求解器功能仿真 |
（9）短波宽带数字接收机信道化处理技术应用及研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 软件无线电概述 |
| 1.1.1 软件无线电简介 |
| 1.1.2 软件无线电在电子战中的应用 |
| 1.2 电子侦察与短波通信概述 |
| 1.2.1 电子侦察环境及接收机性能需求和对比 |
| 1.2.2 短波通信概述 |
| 1.3 项目背景及论文内容 |
| 第二章 基于多相滤波的数字信道化接收理论 |
| 2.1 多相滤波下变频的原理及意义 |
| 2.1.1 传统数字下变频结构 |
| 2.1.2 多相结构 |
| 2.1.3 宽带DDC 的高效实现结构 |
| 2.2 宽带数字信道化接收机 |
| 2.2.1 滤波器组信道化接收机系统原理结构 |
| 2.2.2 信道化接收机的均匀DFT 滤波器结构 |
| 第三章 短波宽带信道化数字接收机系统介绍 |
| 3.1 系统方案介绍 |
| 3.2 系统硬件介绍 |
| 3.2.1 器件的选择 |
| 3.2.2 数字信号处理平台介绍 |
| 3.3 信道化处理的指标需求及可行分析 |
| 3.4 FPGA 内实现数字信道化的分析 |
| 3.4.1 实现可行性分析 |
| 3.4.2 关键技术解决方案 |
| 第四章 多相滤波信道化在硬件上的设计与实现 |
| 4.1 FPGA 设计的基本原则和技巧 |
| 4.1.1 速度与面积平衡和互换原则 |
| 4.1.2 硬件原则 |
| 4.1.3 系统原则 |
| 4.1.4 同步原则 |
| 4.1.5 FPGA 设计的基本技巧 |
| 4.2 FPGA 开发环境和系统主要功能模块介绍 |
| 4.2.1 FPGA 开发环境介绍 |
| 4.2.2 系统主要功能模块介绍 |
| 4.3 预处理单元的设计与实现 |
| 4.3.1 预处理单元的流程、功能与结构介绍 |
| 4.3.2 DDS 模块 |
| 4.3.3 低通滤波器模块 |
| 4.3.4 预处理模块中的截位处理 |
| 4.3.5 预处理模块中的总体资源消耗 |
| 4.4 多相滤波结构的设计与实现 |
| 4.4.1 多相滤波在FPGA 中的设计思路与实现结构 |
| 4.4.2 FIR 滤波器运算结构的设计 |
| 4.4.3 数据缓存的设计 |
| 4.4.4 多相滤波结构的资源消耗分析 |
| 4.5 FFT 模块的设计与实现 |
| 4.5.1 FFT 核介绍 |
| 4.5.2 FFT 模块的实现 |
| 4.6 第一级多相滤波信道化同步设计的时序调整 |
| 4.7 FPGA 与DSP 接口设计 |
| 4.8 第一级多相滤波信道化的资源消耗计算 |
| 第五章 系统测试及分析 |
| 5.1 测试方法及条件 |
| 5.1.1 测试条件 |
| 5.1.2 测试方法 |
| 5.1.3 测试结果 |
| 5.2 系统实用性分析与小结 |
| 第六章 全文总结 |
| 致谢 |
| 参考文献 |
（10）Xilinx全新7系列杀向功耗性能比新时代（论文提纲范文）
| 业界最低功耗的28nm FPGA系列 |
| 全新统一架构支持可扩展性, 提高生产率 |
| 全新赛灵思7系列FPGA产品介绍: |
四、新一代FPGA平台ASMBL（论文参考文献）
- [1]面向遥感卫星的综合电子系统研究[D]. 刘振星. 中国科学技术大学, 2021(09)
- [2]DMB同频直放站回波抑制技术研究及电路设计[D]. 张炎. 重庆邮电大学, 2020(02)
- [3]基于ATE的高性能FPGA测试方法研究[D]. 刘媛媛. 北方工业大学, 2020(02)
- [4]基于FPGA的运动目标检测算法实现[D]. 李鹏. 西安电子科技大学, 2020(05)
- [5]CPU-FPGA异构系统中任务调度及放置方法研究与实现[D]. 孙滋唱. 北京邮电大学, 2020(04)
- [6]基于FPGA的实时目标跟踪系统研究[D]. 陈凯峰. 上海工程技术大学, 2020(04)
- [7]高性能处理器安全模块的设计与优化[D]. 马浩. 西安电子科技大学, 2020(05)
- [8]基于FPGA加速的布尔可满足求解技术研究[D]. 马柯帆. 国防科技大学, 2019(01)
- [9]短波宽带数字接收机信道化处理技术应用及研究[D]. 侯聪. 电子科技大学, 2010(03)
- [10]Xilinx全新7系列杀向功耗性能比新时代[J]. 编辑部. 电子与电脑, 2010(07)