一、集成电路设计产业产品创新趋势研究——国际片上系统(SOC)IP核发展现状及对策分析（论文文献综述）
郑欣[1]（2021）在《基于图卷积网络的片上系统软硬件协同设计研究》文中研究指明随着嵌入式系统的规模越来越大,片上系统（SoC）的设计复杂度也越来越高。自20世纪80年代以来,软硬件协同设计已经发展成为一种新的SoC设计方法学,经过几代的发展,SoC设计逐步向全自动化流程方向发展。软硬件划分是软硬件协同设计中的关键步骤,它可以显着缩短SoC设计的时间,提高嵌入式系统的性能。但对于大规模系统来说,大多数相关研究提出的软硬件划分方案具有搜索时间长、划分结果质量不高等问题。在信息安全领域,数字签名SoC系统在保障用户数据安全方面起着重要的作用,数字签名系统软硬件划分的实现仍依赖于工程师的经验,且硬件设计完成后才开始软件设计,这将使得系统开发周期变长,设计效率低。现有的SoC软硬件协同设计没有形成完备统一的验证流程,使得验证过程繁琐,验证效率低。针对以上问题,本文首先研究了基于迁移学习和字典学习的任务分类问题,从图分类的角度作为切入点,再扩展到结点分类,最后到软硬件划分问题的研究,设计了两种不同的分类模型。其次,根据设计需求搭建SoC系统架构,并提出了一种基于图卷积网络的高效软硬件划分和调度方法—GCPS,在满足系统硬件约束的前提下,最大化资源利用率,寻找最优的软硬件划分方案,并进行系统的快速软硬件划分。在此基础上,基于任务静态优先级设计任务调度算法完成系统的调度并回馈给划分模型,进一步提高系统的效率和并行性。最终将GCPS模型应用于数字签名系统中,实现数字签名系统的SoC软硬件协同设计和验证。本文的创新点和主要研究工作包括以下几个方面:（1）针对传统机器学习方法在大规模系统中分类效率低的问题,本文首先研究了基于迁移学习的任务分类问题,并设计基于迁移学习和字典学习的DMTTL模型,通过迁移学习和并行执行的特性,提升了系统的分类性能和运行效率。另一方面,进一步对具有图结构数据的任务进行分类,设计了一种基于多视角字典学习的图模型,其分类效果优于大部分最新的图分类模型。通过引入多视角,GMADL模型扩展性强,可以将GMADL模型应用于结点分类问题,故本文对GMADL模型进行了改进,提出了 NMADL结点分类模型,并进行了验证与分析,研究该模型在软硬件划分问题上的可行性,同时为后续工作提供了必要的理论和实验支撑。（2）针对大规模系统设计复杂度高,软硬件划分速度慢等问题,本文基于图卷积网络（GCN）,设计了一种适用于大规模系统的快速软硬件划分方法——GCPS。GCN可以有效地处理图结构数据,并聚合邻居结点的特征来生成新的结点表示。该算法能够快速收敛,有效地实现结点分类。本文研究的划分问题可以描述为在硬件面积约束下最小化所有任务的执行时间的优化问题。可以利用GCN和梯度下降的方法来求解该优化问题,实现高效的系统软硬件划分,尤其针对于大规模系统而言,该方法与传统启发式算法相比效率更高。（3）为了进一步提高软硬件划分的性能和通过并行化减少系统的执行时间,在实现软硬件划分后对系统进行任务调度,设计任务调度算法。通过计算每个结点的静态优先级,设计基于静态优先级的表调度算法实现任务调度和量化软硬件划分的质量,进一步缩短执行时间。从而在满足系统约束条件下最小化任务调度时间和最大化硬件资源利用率,对系统任务图实现最优的调度。（4）为了进一步增强数字签名系统的安全性,本文针对ECDSA算法进行改进,在明文的预处理阶段设计防护手段,实现了高安全的数字签名片上系统的软硬件协同设计。在完成系统任务图的构建、系统软硬件划分和调度后,针对数字签名系统应用,本文采用了 SoC软硬件协同设计技术。首先,将GCPS模型应用于数字签名系统的软硬件划分过程。其次,实现系统的软件设计、硬件设计和接口设计,并通过软硬件协同设计方法进行软硬件综合,采用C/C++和Verilog编程语言实现ECDSA数字签名验签。（5）针对SoC软硬件协同验证效率低、流程不统一等问题,构建协同仿真验证平台,通过设计PLI/VPI共享接口实现测试向量和输入数据的共享,并且由高级语言模型随机产生测试向量,提高系统验证效率。研究完备统一的SoC软硬件协同验证流程,对系统设计的验证可以达到实时比特级验证,并实时反馈软硬件协同设计过程中存在的问题,一体化的验证平台提高了系统的验证效率。
高毅红[2]（2021）在《基于NOC负载均衡高自适应路由算法研究》文中研究说明近年来,集成电路半导体技术飞速发展,已经成为国内外日益关注的产业之一,片上网络系统（NoC）被提出用来取代基于总线的片上系统（SoC）。作为SoC的一个通讯子集,NoC的优势之一是可在单个芯片上集成大量的IP核,因此NoC自提出以来便受到了各界的广泛关注。NoC系统主要包括拓扑结构、路由方法、交换机制、负载均衡、死锁问题、性能评估以及虚通道等技术。本文的研究重点是路由算法,在路由算法中,主要通过网络的平均延迟和吞吐率高低等来判断该算法的网络性能。路由算法根据路由方式可分为确定性路由和自适应路由:确定性路由因路由路径单一,算法简单易实现深受广大学者的青睐,但在网络流量大且复杂多变的情况下,其网络性能严重下降;自适应路由则允许多条路由路径存在,有效提高了路由算法的性能。因此本文选择了基于自适应的路由算法展开研究。本文介绍了几种传统的路由算法,通过仿真实验数据结果的分析对比,总结了各路由算法的优缺点。比如,XY路由算法在网络流量均匀的情况下,能保持较好的性能,但在网络流量庞大且复杂的情况下,极易发生网络阻塞,网络利用率低;西向优先（WF）路由算法和东向最后（EL）路由算法则可以较好的解决了确定性路由中的网络阻塞问题,但自适应度在各个方向分布极不均匀;double-y路由算法,引入了虚通道技术,在X维和Y维的传输通道上各分配了一条和两条虚拟通道,禁止了过多的路由转弯,达到了路由路径的完全自适应,但是其路由限制较多,降低了网络的整体性能。本文通过对各种路由算法的分析对比,提出了一种新的高效路由算法—最小路由限制自适应路由算法设计（MRA）。该路由算法在路由通道中添加了一条虚拟通道,将WF路由算法和EL路由算法融合使用,使自适应在各个方向都能均衡分布,同时保持了较高的网络性能。由于MRA路由算法中虚通道路径选择限制较多,网络性能在部分流量模式下改善不明显,对此,本文提出了差值概率法,该方法通过大量的仿真实验得出一个最优概率,据此分配路由路径,得到IMRA路由算法,该算法较MRA算法网络性能有所改善。
刘世奇[3]（2020）在《基于CK802内核工业控制SoC芯片关键技术的设计与验证》文中研究表明随着集成电路设计技术和半导体工艺技术的逐渐发展,片上系统（System on a Chip,SoC）已经成为了目前集成电路设计的主流,并进一步促进了基于软硬件协同工作设计平台方法的出现和迅速普及。Flash存储器和嵌入式CPU则是SoC芯片的核心,与其它系统模块协同工作,完成系统设计所需的功能。全球市场上的嵌入式CPU内核主要为ARM公司的ARM-Cortex M/A系列,其中以超低功耗,超低成本的Cortex-M0/M0+,高性能M3/M4为主要代表。但相对于CPU来说,片上Flash由于其物理限制,属于低速存储设备,制约着SoC的性能。因此研发一款具有自主知识产权的高性能SoC芯片具有重大意义。本文采用杭州中天微系统有限公司自主研发设计的32位嵌入式CPU内核CK802（CK-Core是该系列的一个主要型号）和AMBA 2.0总线,设计了Flash加速控制器,使得CPU在高频72 MHz下以零等待周期访问Flash,同时集成若干工业控制领域的常用通讯接口和功能模块,以搭建一个基于CK802内核的通用SoC设计平台。此SoC将广泛应用于工业控制领域,并根据实际工程需求进行增添、裁减和功能优化和,为后续工控SoC设计的工程化和实用化打下基础。首先,论文基于CK802和AMBA总线的SoC系统架构,分析了CK802的体系结构、指令集、流水线和总线接口等,根据AMBA2.0总线协议设计了SoC的AHB/APB总线架构和Flash控制器模块,并给出了设计验证需求和本论文的关键技术。其次,论文基于位宽扩展技术和预取技术,改进并重新设计了Flash加速控制器,使得该SoC在最高主频72 MHz下,以零等待周期访问Flash,提高了系统性能。再次,针对本论文所设计的Flash加速控制器进行了仿真验证平台的搭建并对其进行了仿真验证,通过仿真验证表明设计达到预期要求,然后使用Keil软件和示波器对论文所设计和意法半导体公司ST32F407开发板的Flash加速控制器进行了性能分析,结果表明指令读取速度得到显着提升,CPU以接近零等待周期访问Flash。最后,本论文基于Linux操作系统结合Perl语言、Makefile、C语言和VCS仿真工具搭建了本SoC系统级仿真验证平台。研究了工控SoC上的部分通用外设,包括通用I/O（GPIO）,通用异步收发器UART、同步串行端口SPI和独立窗口看门狗IWDT,基于每个模块的功能点进行了测试向量的设计并完成了系统级仿真验证。本论文通过VCS仿真工具和Verdi波形调试软件等完成了该SoC的部分模块和Flash加速控制器的系统级验证。通过仿真验证结果表明,设计达到了预期的要求。
祝倩[4]（2020）在《基于龙芯LS132软核处理器的SoC设计与实现》文中研究表明随着我国航天工程领域任务的日趋复杂化、多样化,业界对航天器的控制中枢——处理器系统的性能要求日益增加,相关研究日益加深。针对进一步降低航天器中的处理器系统的成本,提升系统稳定性,加快运行速度等基本要求,本课题以龙芯LS132处理器软核为核心单元,设计了包含软硬件在内的片上系统So C。本课题的主体内容展开如下:首先,基于完备的资料调研与总结,对So C、FPGA、CPU、片上总线与MIPS32指令集等相关特征进行了论述。在此基础上,开展了LS132处理器核源码仿真实验,从而验证了该处理器核的正确性与功能完整性。其次,归纳了本课题中So C系统的硬件架构的设计以及软件部分的设计流程。在硬件平台设计方面,除对总线模块的设计进行说明并仿真验证之外,实现了系统的程序存储器——Nor Flash控制器的设计与优化。从算法创新的角度,提出了使用解锁省略与写入缓冲器编程算法协同优化的方式提升控制器读写速率,并且通过仿真结果证明本优化设计算法比标准编程算法速度提升约3.5倍,比硬件解锁单字编程算法速度提升约2倍。在So C系统的软件设计部分,包含搭建GCC交叉编译环境,编译启动代码PMON以及设计相关应用文件等内容。最后,基于本课题所设计的So C系统功能进行了一系列的测试实验,主要包括启动代码PMON的编译结果验证,以及所设计的应用文件的平台验证,验证结果表明该片上系统So C的功能完全正确。随后,对So C系统的资源占用情况与系统性能进行了表征与评估,结果表示该So C系统可稳定运行在43MHz的时钟频率下,符合设计要求。从应用创新的角度,本课题基于设计的硬件平台对Vx Works的板级支持包BSP进行了设计与开发,实现了Vx Works操作系统在LS132软核处理器平台上的正确移植。本课题工作为实现航天领域国产芯片自主可控奠定了良好基础,同时为我国航天领域中处理器系统的设计提供了新的思路,具有显着的工程现实意义。
钟震宇[5]（2020）在《基于Python硬件描述的AXI4总线接口设计与实现》文中研究表明随着近年来信息技术产业飞速发展,电路的集成度与复杂度成指数性增长,SoC技术应运而生,片上总线技术的出现为SoC设计做出了重要贡献。然而当前片上总线的设计流程涉及多种开发语言与环境,专业跨度大且开发门槛高,一般需要多人协作完成,导致设计周期越来越长,成为了阻碍集成电路快速发展的重要瓶颈。基于面向对象的敏捷设计成为了国际超大规模集成电路的发展趋势和主流。本文致力于当前市场占有率最高的AXI4总线协议的研究,基于Python语言,分别对AXI-Full、AXI-Lite、AXI-Stream三种类型总线的主从接口进行了设计与实现,并基于验证方法学建立了全面的功能验证,最后为神经网络算法IP核LeNet-5添加AXI4总线接口,设计成协处理器,并为其设计Python驱动,部署到FPGA中正确运行。整个设计流程打破了高级语言与底层硬件之间的界限。本文具体研究内容如下:1、研究AXI4总线协议标准,分别对AXI-Full、AXI-Lite、AXI-Stream三种类型总线的特点、通道结构与信号、握手机制及基本读写传输时序过程进行详细分析与比较,提出了基于Python硬件描述的AXI4总线接口敏捷设计流程。2、研究硬件设计开源框架Py HCL,基于Python语言,分别设计实现了AXI-Full、AXI-Lite、AXI-Stream三种类型总线的主从接口,并在Vivado软件中建立读写通信仿真测试。3、研究硬件验证开源框架Py UVM,基于Python语言和UVM验证方法学,分别对AXI-Full、AXI-Lite、AXI-Stream三种类型总线的主从接口进行了全面的功能验证,覆盖率均达到100%。4、研究开源框架PYNQ,基于神经网络算法IP核LeNet-5,为其添加AXI4总线接口设计成协处理器,同时设计Python驱动,向上提供更友好的操作接口,并将协处理器部署到PYNQ-Z2开发板中正确运行。本文基于Python硬件描述的AXI4总线接口设计与实现,采用高级语言替代了复杂繁琐的片上总线设计流程,实现了Python全栈开发,极大地降低了硬件开发的门槛,为集成电路的敏捷设计提供了新思路。
徐磊[6]（2020）在《通信协议多核处理器研发》文中认为近年来,随着通信技术的不断发展,其应用越来越广泛,实际的通信系统也越来越复杂,传统的单核处理器结构已经无法满足日益增长的计算需求。并且通信系统最大的特点是广泛的使用通信协议和标准,通信协议是系统进行正确高效通信的基本保障。与此同时,可编程逻辑器件在嵌入式领域越发普及,其高度的灵活性非常适用于个人开发者使用。因此本文依据多核处理器相关技术和SDL形式化语言,在FPGA上设计出一种基于SDL通信机制的、面向通信协议的专用多核处理器系统,以满足通信系统中越发复杂的通信协议设计需求和呈几何级数增长的计算需求。本文的研究内容正是解决当前面向复杂通信协议时通信系统性能无法保证的关键技术之一。首先,阐述了多核处理器的研究背景以及国内外研究现状,并对多核处理器系统所用到的关键技术进行研究,主要包括处理器核心的比较和选取、SDL通信机制的基本原理的和IP核复用技术的高效应用。考虑到多核系统的可扩展性和实际开发的可行性,采用Xilinx公司提供的Micro Blaze处理器软核为计算内核,以IP复用技术为主要技术进行系统的设计开发。然后,根据SDL通信机制中基于信号队列的通信方式,设计出多核处理器系统的硬件通信机制,主要包括主从设备通信和处理器核间通信。并且以此通信机制为基础,提出一种层次化的二级总线架构,处理器核心通过局部总线构建独立的局部处理器子系统,同时各个局部处理器子系统又通过全局总线连接在一起,实现了二级总线架构,在保证了各处理器核心正确共享系统资源的同时,还实现了处理器间的高效通信。采用单主核和多从核的结构,对系统中的各个模块进行划分和地址空间编址。最后,采用Arty-A7开发板进行设计开发,以片内逻辑资源、片上BRAM存储资源和片外DDR3 SDRAM存储器芯片为硬件基础,以Mailbox核、Mutex核以及各种官方IP核为设计基础,进行各个模块的设计和实现。同时将设计完成的各个独立模块通过二级总线架构进行集成,形成一个完整的多核处理器系统,主要包括局部处理器子系统、全局存储器、核间通信模块和互斥同步模块等。通过软硬件协同设计的方法对系统中各个模块进行测试,判断本系统设计正确性并对系统性能进行验证。
吴思远[7]（2020）在《面向人体生理参数检测应用的SoC系统芯片研究与设计》文中研究指明随着科技的进步和社会的发展,人们对健康的需求越来越高,因此诸如血压仪、血糖仪、耳温枪等便携式医疗设备应运而生。这些设备大多通过监测人体的生理参数来反映人体的身体状况,能有效帮助患者和医护人员快速判断出病人的生理与疾病状况。作为健康监护设备必不可少的核心,SoC（System on Chip）在人体生理参数的检测中起到重要作用。SoC指的是以嵌入式系统为核心,集软硬件于一体,并追求产品系统最大包容的集成芯片,其性能好坏直接决定了健康监护设备的优劣。综上,本文设计了一款面向生理参数检测应用的SoC系统芯片,基于IP核的复用技术,实现了数据的采集、存储和发送等功能,工作频率可达30MHz以上,有效缩短了设计周期,减小了开发成本。论文的主要研究工作包括:1)研究了SoC芯片的整体架构,详细分析了各关键模块,包括:内核、总线、外设及接口等的具体设计实现方案,完成了SoC系统芯片的高层次模型搭建,并通过Modelsim仿真工具对所设计的各个模块进行了EDA仿真验证,验证了设计的正确性和可行性。2)在SoC系统芯片模型的基础上进行了FPGA验证,并通过Vivado工具完成了综合及后仿,将生成的比特流文件烧写到Nexys A7-100T开发板上加以实现。3)基于GRACE 180nm工艺,完成了部分数字后端的设计,并采用DC工具进行了逻辑综合,获得了相应的AREA、POWER及TIMING报告,报告表明综合结果满足建立时间要求。本文所提出的32位SoC的RTL设计,为未来设计预留了接口,可根据实际应用进行扩展,对生理参数检测SoC系统芯片的设计具有一定的参考价值。
黄钊[8]（2020）在《嵌入式SoC中硬件木马检测与安全设计防御关键技术研究》文中提出随着物联网（Internet-of-Thing,IoT）技术的加速发展,嵌入式设备在人们日常生活中无处不在,并通过网络连接彼此,实现数据交换与信息处理。并且,大多数嵌入式设备都是作为片上系统（System-on-Chip,SoC）开发的。然而,由于嵌入式SoC产业链的全球分散特性,整个产业链上任何环节的漏洞都有可能成为敌手实施攻击的入口,这引发了人们对底层硬件安全性与可信赖性的高度重视。目前,在嵌入式SoC硬件所面临的诸多安全威胁中,硬件木马（Hardware Trojan,HT）攻击和知识产权核（Intellectual Property,IP）盗窃攻击是最主要的两大安全问题。特别地,这一事实已经对半导体供应商和终端用户造成严重威胁,其中可能包括一些关键应用和网络基础设施,如移动通信、航空航天机构、医疗电子、军事武器、核反应堆等。有鉴于此,研究相应防御策略以减轻所谓HT攻击和IP盗窃攻击的潜在安全威胁既紧迫又具有挑战性,同时也应当给予足够的重视。围绕嵌入式SoC硬件安全中的“热点问题”,本文对当前普遍存在的硬件木马和盗窃攻击威胁进行了整理与分析,主要从HT检测与芯片/IP盗窃防护两方面进行深入研究,以此来提高嵌入式SoC硬件的安全性与可信赖性。具体来说,本文重点从嵌入式SoC的IP级和SoC级两个层面进行切入,并设计了相关的防护策略,主要采用多参数旁路特征检测方法和可重构物理不可克隆函数（Reconfigurable Physically Unclonable Function,RPUF）等理论方法来增强硬件的安全性,提高攻击成功的门槛。为此,主要完成了如下具有创新性的研究成果。1、本文提出了一种基于机器学习（Machine Learning,ML）的多参数旁路特征分析（Side-channel Analysis,SCA）方案用于硬件木马检测。该方案以电路的多参数特征为基础,对硬件木马问题进行重新建模,能够解决现有的方法仅仅对较大的木马电路有效,且无法很好诊断木马位置的局限性。同时,为了进一步提高多参数旁路特征方法在HT检测过程中的准确性和敏感度,本文首次提出采用扇区划分方法对待测电路进行区域划分。然后,提取各个扇区的多参数旁路特征,构建每个子区域的多参数特征向量。最后,建立待测电路的多参数旁路特征模型。在此基础上,提出利用贝叶斯分类器对其进行训练分类,以识别感染了HT的电路并分析可能的植入位置。最后在ISCAS’85基准电路上进行了详尽的仿真实验,分别从准确性、假阴率、假阳率等方面与多参数旁路特征方法进行了横向对比。实验结果表明,所提出的方法可较好地提高检测准确性,同时能近似诊断出HT可能的植入位置。2、针对现有PUF设计存在面积开销大、可靠性低等“热点问题”,本文首先研究了现存的RPUF设计,探讨了各类RPUF的优缺点。接着,以电路可重构PUF（Circuit-based RPUF,C-RPUF）中的环形振荡器（Ring Oscillator,RO）PUF作为研究对象,对其存在的问题进行分析探讨。提出了一种改进的可配置环形振荡器（Configurable Ring Oscillator,CRO）PUF结构,采用SR锁存器（即Set-Reset Latch）结构来代替现有方案中常用的比较器模块,旨在降低现存的CRO PUF的电路面积开销。同时,相比于传统的CROPUF,改进的CROPUF还扩展了密钥空间。为了证实所提出的改进的CROPUF电路的有效性,进行了大量的仿真实验,并与传统的CROPUF进行对比。通过实验,说明了所提出的方案将面积开销减少了约13.48%,同时将密钥空间扩展了 1倍。3、本文首次提出了一种基于PUF的统一身份认证模型,用于从整个系统的角度为嵌入式设备硬件,尤其是为嵌入式SoC,提供细粒度的盗窃攻击防护,解决现有方法存在的不足。现有的嵌入式设备大多采用预先分配并存储的唯一密钥指纹用于身份认证,存在被克隆的可能,且管理开销昂贵。并且,基于PUF的密钥产生方案仅仅对简单逻辑电路或IP级认证有效,无法很好地实现系统级认证。该方案以多个单体PUF电路为基础,提取各个IP核的子数字签名。在此基础上,为嵌入式硬件构建统一的硬件指纹,能够正确识别对各个部件的任意替换。同时为抵抗重放攻击（Replay Attack,RA）,本文还引入单向哈希（One-way Hash）函数,对各PUF产生的数字签名进行重组与编码,产生嵌入式SoC硬件的唯一指纹。最后,进行了仿真实验以验证其有效性。实验结果证明,所提方案能识别对嵌入式SoC任意部件的非法盗窃攻击。4、针对已有工作中存在的问题,从系统安全设计角度提出了一种安全IP核分布式部署策略,重点应对SoC级HT攻击,以增强嵌入式SoC硬件体系架构层的安全性。所提出的方案以多个安全IP核为基础,并将其作为安全模块嵌入到SoC设计中,能够在运行阶段对SoC芯片进行身份验证同时,实时防护IP级及SoC级硬件木马攻击等各种针对硬件的安全威胁。为解决不同IP核的功能差异,该方案首先将SoC中各功能IP核进行逻辑划分。同时,针对IP核级HT和盗窃攻击,部署本地安全IP核进行安全防护;针对SoC级HT和盗窃攻击,部署全局安全IP核进行可信验证,从而解决现有集中式控制引擎受各种安全策略的限制。然后,构建SoC级异常行为事件或行为元数据,并将其作为安全原语集成到各安全IP核中,用于提供相应安全策略。最后,为了证实所提出安全防护策略的有效性,重点从SoC级HT方面进行了相应的仿真实验,实验结果表明所提出的方案可以有效应对嵌入式SoC的各种安全威胁,特别是能够对抗SoC级HT攻击威胁,从架构层面增强安全保护。
颛孙宗亮[9]（2019）在《高性能NoC设计：路由算法与能耗优化》文中研究表明随着信息技术进步,数以万计的处理元件集成在单个芯片上,高性能的计算机体系结构已经演变为片上多处理器平台。成千上百的内核连在一起,连接多核通信结构是提高处理器性能的关键。片上网络是通过提供高效和可扩展的芯片的通信基础技术,具有高集成度、低功耗、低成本和小体积等特点,满足了各类电子产品的需求,逐渐成为超大规模集成电路设计的主流。从高性能片上网络设计角度出发,本文针对基于死锁避免路由算法的网络平均时延的优化、基于数据重传的电压岛片分配系统能耗优化和基于编码的系统能耗优化这三个方面进行分析和研究。在网络延时优化方面,利用排队论理论,在片上网络虫洞交换条件下,建立网络总平均延迟的解析模型,并利用模拟器证明正确性。在设计路由算法死锁避免上,考虑整体网络平均延时最小的情况下,设计分支定界算法保证了路由算法死锁避免的自由度。与目前自适应无死锁算法相比,仿真结果表明,该算法具有较好的吞吐量和延迟性能。在电压岛分配能耗优化方面,针对电压岛分配算法考虑供应电压对数据传输误码率的影响下,提出一种新的能耗模型,并提出了基于电压岛划分、IP核映射和路由路径选择的设计方法。在电压岛划分问题上不仅考虑了IP核的计算能耗,还考虑IP核之间数据在重传下的通信能耗问题;IP核映射算法将电压孤岛问题考虑进去进行IP核映射;在考虑数据重传情况下进行路由算法设计。实验结果表明该设计方法能有效地降低系统能耗。在网络编码能耗优化方面,主要研究了NoC系统的编码/解码设计。在编码端,设计级联卷积码,作为NoC节点的编码方案,提出新的容错转发协议,并结合网络编码降低转发次数;在解码端,提出利用多个信号间相关性的联合解码算法。仿真结果表明,所提出的方案可以显着降低能耗,在服务质量同等要求下,编码增益达到6 dB,并在衰落信道上能够获得全分集阶数。
何寒娜[10]（2019）在《基于改进遗传算法的3D NoC低功耗映射方法研究》文中研究表明随着纳米技术与超大规模集成电路（Very Large Scale Integration,VLSI）技术的飞速发展,如何将数量众多的IP核集成到单个芯片内将成为片上系统（Systemon-Chip,SoC）的难题。片上网络（Network-on-Chip,NoC）架构的提出,从体系结构上彻底地解决了SoC所面临的这一问题。随着IP核数量的急速增加,2D NoC开始面临着芯片面积、性能、带宽及功耗等一系列的问题。因此,3D NoC的概念被提出。3D NoC将多个具有2D结构的NoC芯片用3D封装的方式封装成一个芯片,芯片之间主要依靠硅通孔技术（Through Silicon Via,TSV）互连。与2D NoC相比,其具有更小的面积,更短的延迟,在系统性能与功耗方面均获得了极大的改善与提升。功耗优化是NoC设计的重要部分,本文以功耗优化为主要目标,针对如何将IP（Intellectual Property）核合理映射到3D NoC的问题,提出了一种改进初始种群的混合模拟退火遗传映射算法。首先,通过对初始种群选取方法进行改进来获取功耗更低的映射方案;其次,针对其选择方式的随机性,提出了一种改进的轮盘赌选择方法,通过对轮盘赌选择的改进,使得选择最优个体的可能性达到最大;最后,针对遗传算法局部最优问题,在遗传算法交叉操作阶段结合模拟退火算法,得到全局最优方案。实验在Windows系统下采用C++语言实现,结果显示,与传统的遗传算法相比,该算法具有较好的收敛性,能快速搜索到较优解,在核数量众多（124个IP核）的情况下,采用改进的模拟退火遗传算法进行映射产生的平均功耗比使用遗传算法时降低了32.0%。
二、集成电路设计产业产品创新趋势研究——国际片上系统(SOC)IP核发展现状及对策分析（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、集成电路设计产业产品创新趋势研究——国际片上系统(SOC)IP核发展现状及对策分析（论文提纲范文）
（1）基于图卷积网络的片上系统软硬件协同设计研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外相关研究现状 |
| 1.2.1 SoC软硬件协同设计 |
| 1.2.2 图卷积网络 |
| 1.2.3 数字签名密码算法 |
| 1.3 研究内容与技术路线 |
| 1.3.1 研究内容 |
| 1.3.2 技术路线 |
| 1.4 章节安排 |
| 1.5 研究创新点 |
| 第二章 SoC软硬件协同设计和图神经网络 |
| 2.1 片上系统的组成与设计方法学 |
| 2.1.1 SoC集成模型 |
| 2.1.2 SoC设计方法学 |
| 2.2 软硬件协同设计流程 |
| 2.3 软硬件划分技术研究 |
| 2.3.1 问题描述及优化目标 |
| 2.3.2 基于精确算法的软硬件划分技术 |
| 2.3.3 基于启发式算法的软硬件划分技术 |
| 2.4 图神经网络架构研究 |
| 2.4.1 图卷积网络模型 |
| 2.4.2 GraphSage网络模型 |
| 2.4.3 图注意力网络模型 |
| 2.4.4 图神经网络模型对比及分析 |
| 2.5 本章小结 |
| 第三章 基于迁移学习和字典学习的任务分类研究 |
| 3.1 迁移学习与字典学习 |
| 3.1.1 迁移学习 |
| 3.1.2 字典学习 |
| 3.2 基于多任务迁移学习的字典学习模型 |
| 3.2.1 DMTTL模型描述与设计 |
| 3.2.2 DMTTL模型优化 |
| 3.2.3 多线程并行优化学习低维表示 |
| 3.3 实验结果及分析 |
| 3.3.1 数据集与对比方法 |
| 3.3.2 评估指标与参数设定 |
| 3.3.3 实验结果分析 |
| 3.4 特征提取与分析字典 |
| 3.4.1 子图特征提取 |
| 3.4.2 多视角分析字典 |
| 3.5 多视角字典学习的分类模型 |
| 3.5.1 基于PCA和LDA的图数据预处理 |
| 3.5.2 基于分析字典的特征提取 |
| 3.5.3 多视角SVM图分类模型构建与优化 |
| 3.5.4 软硬件划分结点分类模型构建 |
| 3.6 实验结果及分析 |
| 3.6.1 数据集与对比方法 |
| 3.6.2 评估指标与参数设定 |
| 3.6.3 实验结果与分析 |
| 3.7 本章小结 |
| 第四章 基于图卷积网络的软硬件划分模型研究 |
| 4.1 基于TGFF构建系统任务图 |
| 4.1.1 系统任务图的存储与表示 |
| 4.1.2 具有物理意义的任务图属性设定 |
| 4.1.3 基于TGFF的系统任务图生成 |
| 4.2 GCN软硬件划分模型设计 |
| 4.2.1 数据预处理与输入层设计 |
| 4.2.2 图卷积层设计 |
| 4.2.3 输出层设计 |
| 4.3 LSSP任务调度算法设计 |
| 4.3.1 静态优先级计算 |
| 4.3.2 任务分配规则设计 |
| 4.4 GCPS软硬件划分、调度模型设计与优化 |
| 4.4.1 GCPS模型优化与改进策略 |
| 4.4.2 预训练及GCPS算法实现 |
| 4.4.3 GCPS算法应用 |
| 4.5 实验结果及分析 |
| 4.5.1 实验平台及设定 |
| 4.5.2 实验评估指标 |
| 4.5.3 实验结果与分析 |
| 4.6 本章小结 |
| 第五章 数字签名系统的软硬件协同设计研究 |
| 5.1 基于椭圆曲线的数字签名算法 |
| 5.1.1 ECC密码算法 |
| 5.1.2 ECDSA数字签名算法 |
| 5.2 ECDSA任务模型与系统框架构建分析 |
| 5.2.1 软硬件划分粒度选择 |
| 5.2.2 目标体系架构与任务模型设定 |
| 5.2.3 确定SoC系统架构 |
| 5.3 数字签名系统的软硬件划分 |
| 5.3.1 数字签名系统的任务图构建 |
| 5.3.2 ECDSA软硬件划分与调度 |
| 5.4 ECDSA SoC软硬件协同设计 |
| 5.4.1 ECDSA软件设计与优化 |
| 5.4.2 ECDSA核心硬件设计与优化 |
| 5.4.3 AHB-Lite总线接口设计 |
| 5.5 数字签名系统的软硬件协同验证 |
| 5.5.1 协同仿真验证流程设计 |
| 5.5.2 仿真工具与数字签名系统协同验证 |
| 5.6 实验结果及分析 |
| 5.6.1 实验平台及设定 |
| 5.6.2 实验评估指标 |
| 5.6.3 实验结果与分析 |
| 5.7 本章小结 |
| 结论与展望 |
| 参考文献 |
| 攻读学位期间取得与学位论文相关的成果 |
| 致谢 |
（2）基于NOC负载均衡高自适应路由算法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究的背景及意义 |
| 1.2 国内、外的研究现状 |
| 1.3 论文研究内容 |
| 1.4 论文结构安排 |
| 第二章 NoC路由简述及设计研究问题 |
| 2.1 NoC路由简述 |
| 2.2 NoC路由算法设计问题 |
| 2.2.1 拓扑结构和路由算法问题 |
| 2.2.2 负载模型及交换技术的比较 |
| 2.2.3 死锁、活锁及饿死问题 |
| 2.2.4 容错 |
| 2.2.5 虚通道 |
| 2.2.6 转弯模型 |
| 2.2.7 性能评估问题 |
| 2.3 本章小结 |
| 第三章 几种经典NoC路由算法分析 |
| 3.1 基于2D mesh的 XY路由算法 |
| 3.2 OE路由算法 |
| 3.3 double-y由算法 |
| 3.4 西向优先路由算法(WF)与东向最后路由算法(EL) |
| 3.5 重复转弯模型(RTM)路由算法 |
| 3.6 仿真性能分析 |
| 3.7 本章总结 |
| 第四章 最小路由限制自适应路由算法设计(MRA) |
| 4.1 MRA路由算法的提出 |
| 4.2 MRA路由算法设计思想 |
| 4.3 MRA算法设计 |
| 4.4 MRA算法实现 |
| 4.5 本章小结 |
| 第五章 最小路由限制自适应路由算法改进 |
| 5.1 MRA算法改进思想 |
| 5.2 IMRA算法的提出 |
| 5.2.1 差值概率法 |
| 5.2.2 IMRA路由算法 |
| 5.3 IMRA算法实现 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 研究生期间发表论文及参加科研情况说明 |
| 致谢 |
（3）基于CK802内核工业控制SoC芯片关键技术的设计与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.1.1 SoC技术 |
| 1.1.2 片上Flash加速控制器 |
| 1.2 国内外研究现状 |
| 1.3 论文内容与结构 |
| 第二章 SoC芯片与CK802处理器内核 |
| 2.1 CK802处理器 |
| 2.1.1 微体系结构 |
| 2.1.2 流水线结构 |
| 2.1.3 指令集 |
| 2.1.4 总线接口 |
| 2.2 Flash模块与接口结构 |
| 2.3 工业控制SoC芯片的结构与设计验证方案 |
| 2.3.1 体系结构与集成方案 |
| 2.3.2 设计与验证方案 |
| 2.4 本论文设计与验证需求分析 |
| 2.4.1 设计需求 |
| 2.4.2 验证需求 |
| 2.4.3 关键技术 |
| 2.5 本章小结 |
| 第三章 Flash加速控制器设计与验证 |
| 3.1 嵌入式Flash加速控制器 |
| 3.1.1 加速控制器整体方案 |
| 3.1.2 位宽扩展技术 |
| 3.1.3 预取技术 |
| 3.1.4 预取硬件实现 |
| 3.2 Flash加速控制器的功能验证与性能分析 |
| 3.2.1 功能验证介绍 |
| 3.2.2 Flash加速控制器仿真验证结果 |
| 3.2.3 覆盖率分析 |
| 3.2.4 性能分析 |
| 3.3 本章小结 |
| 第四章 工业SoC系统级仿真与验证 |
| 4.1 模块集成 |
| 4.2 仿真验证平台的建立 |
| 4.2.1 仿真验证平台机制 |
| 4.2.2 仿真验证平台流程 |
| 4.3 仿真验证结果 |
| 4.3.1 通用I/O(GPIO) |
| 4.3.2 通用异步收发器UART |
| 4.3.3 同步串行端口SPI |
| 4.3.4 独立窗口看门狗IWDT |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）基于龙芯LS132软核处理器的SoC设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 缩略词对照表 |
| 第1章 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题相关技术 |
| 1.2.1 系统级芯片SoC |
| 1.2.2 软核处理器 |
| 1.2.3 片上总线 |
| 1.2.4 硬件开发平台 |
| 1.3 课题研究内容 |
| 1.4 课题研究目标 |
| 1.5 课题研究意义 |
| 1.6 论文组织结构 |
| 第2章 课题设计技术和流程 |
| 2.1 课题设计技术 |
| 2.1.1 IP核复用技术 |
| 2.1.2 软硬件协同设计技术 |
| 2.2 课题设计流程 |
| 2.2.1 FPGA设计流程 |
| 2.2.2 课题设计流程 |
| 2.3 本章小结 |
| 第3章 MIPS32 指令集与软核处理器LS132 |
| 3.1 MIPS指令集 |
| 3.1.1 数据类型 |
| 3.1.2 寄存器 |
| 3.1.3 指令集 |
| 3.1.4协处理器CP0 |
| 3.1.5 异常 |
| 3.2 LS132软核处理器 |
| 3.2.1 LS132简介 |
| 3.2.2 LS132编程功能实现 |
| 3.2.3 LS132源码仿真测试 |
| 3.3 本章小结 |
| 第4章 基于LS132的SoC设计 |
| 4.1 AXI总线协议 |
| 4.1.1 读写架构 |
| 4.1.2 信号描述 |
| 4.1.3 读写时序 |
| 4.1.4 握手过程 |
| 4.2 SoC硬件部分设计 |
| 4.2.1 整体SoC平台架构 |
| 4.2.2 总线模块的实现 |
| 4.2.3 Nor Flash控制器设计与实现 |
| 4.2.4 其他模块说明 |
| 4.3 SoC软件部分设计 |
| 4.3.1 交叉编译环境的搭建 |
| 4.3.2 启动代码的编译和烧写 |
| 4.3.3 应用程序的设计 |
| 4.4 本章小结 |
| 第5章 基于LS132的SoC平台测试与验证 |
| 5.1 FPGA开发平台 |
| 5.2 PMON的编译与验证 |
| 5.3 应用程序的验证 |
| 5.4 系统性能分析 |
| 5.5 本章小结 |
| 第6章 VxWorks操作系统移植 |
| 6.1 VxWorks操作系统 |
| 6.2 BSP的设计 |
| 6.3 VxWorks操作系统的移植 |
| 6.4 本章小结 |
| 第7章 总结与展望 |
| 7.1 课题总结 |
| 7.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（5）基于Python硬件描述的AXI4总线接口设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 敏捷设计发展现状 |
| 1.2.2 片上总线发展现状 |
| 1.3 当前研究存在的问题 |
| 1.4 本文创新点和难点概述 |
| 1.5 本文的主要工作和章节安排 |
| 第二章 AXI4总线协议 |
| 2.1 AXI4总线协议类型与特点 |
| 2.2 AXI4总线通道结构与信号 |
| 2.3 AXI4总线握手机制 |
| 2.4 AXI4总线基本读写操作 |
| 2.5 AXI4总线敏捷设计流程 |
| 2.6 本章小结 |
| 第三章 AXI4总线接口设计与实现 |
| 3.1 PyHCL概述 |
| 3.2 AXI-Lite总线接口设计与实现 |
| 3.2.1 AXI-Lite总线接口设计框架 |
| 3.2.2 AXI-Lite总线Master接口实现 |
| 3.2.3 AXI-Lite总线Slave接口实现 |
| 3.2.4 AXI-Lite总线接口实现结果 |
| 3.2.5 AXI-Lite总线接口仿真测试 |
| 3.3 AXI-Full总线接口设计与实现 |
| 3.3.1 AXI-Full总线接口设计框架 |
| 3.3.2 AXI-Full总线Master接口实现 |
| 3.3.3 AXI-Full总线Slave接口实现 |
| 3.3.4 AXI-Full总线接口实现结果 |
| 3.3.5 AXI-Full总线接口仿真测试 |
| 3.4 AXI-Stream总线接口设计与实现 |
| 3.4.1 AXI-Stream总线接口设计框架 |
| 3.4.2 AXI-Stream总线Master接口实现 |
| 3.4.3 AXI-Stream总线Slave接口实现 |
| 3.4.4 AXI-Stream总线接口实现结果 |
| 3.4.5 AXI-Stream协议接口仿真测试 |
| 3.5 本章小结 |
| 第四章 AXI4总线接口验证 |
| 4.1 PyUVM概述 |
| 4.2 验证系统框架 |
| 4.3 验证系统设计与实现 |
| 4.3.1 参数接口 |
| 4.3.2 函数接口 |
| 4.3.3 测试接口 |
| 4.4 验证实施与结果 |
| 4.5 本章小结 |
| 第五章 基于AXI4总线接口的协处理器设计 |
| 5.1 PYNQ概述 |
| 5.2 LeNet-5协处理器设计 |
| 5.2.1 LeNet-5简介 |
| 5.2.2 设计要点 |
| 5.3 Python驱动设计 |
| 5.4 LeNet-5协处理器验证 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读博士/硕士学位期间取得的研究成果 |
| 致谢 |
| 附件 |
（6）通信协议多核处理器研发（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.3 论文主要研究内容 |
| 1.4 论文章节安排 |
| 第二章 多核处理器的关键技术研究 |
| 2.1 处理器核心的选取 |
| 2.1.1 处理器核的比较 |
| 2.1.2 Micro Blaze处理器概述 |
| 2.2 SDL通信机制 |
| 2.2.1 系统结构 |
| 2.2.2 进程管理 |
| 2.2.3 通信机制 |
| 2.3 IP核复用技术 |
| 2.3.1 IP核复用技术概述 |
| 2.3.2 IP核的分类 |
| 2.3.3 IP核的基本特征 |
| 2.4 本章小结 |
| 第三章 多核处理器的总体方案设计 |
| 3.1 处理器通信机制的设计 |
| 3.1.1 主从设备通信 |
| 3.1.2 处理器核间通信 |
| 3.2 片上总线架构的设计 |
| 3.2.1 局部总线 |
| 3.2.2 全局总线 |
| 3.3 多核处理器结构的设计 |
| 3.3.1 系统总体结构设计 |
| 3.3.2 存储器地址空间编址 |
| 3.4 本章小结 |
| 第四章 多核处理器的具体模块设计与实现 |
| 4.1 局部处理器子系统 |
| 4.1.1 局部存储器设计 |
| 4.1.2 局部存储器接口模块 |
| 4.2 全局存储模块 |
| 4.2.1 全局存储器设计 |
| 4.2.2 全局存储总线 |
| 4.3 共享外设模块 |
| 4.4 处理器核间通信模块 |
| 4.4.1 共享存储通信模块 |
| 4.4.2 Mailbox核间通信模块 |
| 4.5 同步互斥模块 |
| 4.6 本章小结 |
| 第五章 系统测试及验证 |
| 5.1 局部存储器测试 |
| 5.2 全局存储器测试 |
| 5.3 核间通信模块测试 |
| 5.4 同步互斥模块测试 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）面向人体生理参数检测应用的SoC系统芯片研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 SoC研究背景及意义 |
| 1.2 SoC发展现状及趋势 |
| 1.2.1 混合信号SoC |
| 1.2.2 基于平台设计(PBD) |
| 1.3 人体生理参数检测系统功能分析 |
| 1.4 本文的主要工作和内容 |
| 第二章 SoC设计的技术基础 |
| 2.1 SoC研发测试的一般流程 |
| 2.2 指令集体系结构 |
| 2.3 WISHBONE总线 |
| 2.3.1 WISHBONE的连接方式 |
| 2.3.2 握手机制 |
| 2.3.3 单读/写周期总线 |
| 2.3.4 WISHBONE特点 |
| 2.4 IP核复用技术 |
| 2.5 SoC验证技术 |
| 2.6 本章小结 |
| 第三章 SoC系统设计与EDA仿真 |
| 3.1 面向人体参数检测的SoC结构设计 |
| 3.2 MIPS内核的整体结构 |
| 3.3 WISHBONE总线与MIPS核接口 |
| 3.4 存储模块的设计 |
| 3.4.1 FLASH控制器的设计与应用 |
| 3.4.2 SDRAM控制器的应用 |
| 3.5 通信模块IP的结构与应用 |
| 3.5.1 UART控制器的应用 |
| 3.5.2 SPI控制器的应用 |
| 3.5.3 I2C控制器的应用 |
| 3.6 GPIO模块的应用 |
| 3.7 EDA仿真 |
| 3.7.1 MIPS编译环境的建立 |
| 3.7.2 NOR FLASH控制器验证 |
| 3.7.3 MIPS内核功能仿真 |
| 3.7.4 数据存储器SDRAM控制器仿真 |
| 3.7.5 GPIO仿真 |
| 3.7.6 通信模块仿真 |
| 3.8 滤波器的仿真 |
| 3.9 本章小结 |
| 第四章 基于FPGA的功能验证与分析 |
| 4.1 FPGA验证平台 |
| 4.2 FPGA综合后仿真 |
| 4.3 FPGA实现 |
| 4.3.1 GPIO实现 |
| 4.3.2 UART实现 |
| 4.4 本章小结 |
| 第五章 SoC的数字后端设计 |
| 5.1 数字后端设计流程和方法 |
| 5.2 逻辑综合 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）嵌入式SoC中硬件木马检测与安全设计防御关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 嵌入式片上系统简介 |
| 1.1.1 嵌入式片上系统 |
| 1.1.2 嵌入式片上系统基本特点 |
| 1.1.3 嵌入式片上系统的安全问题 |
| 1.2 嵌入式片上系统硬件安全 |
| 1.2.1 硬件安全问题的产生 |
| 1.2.2 硬件安全防护的必要性和可行性 |
| 1.3 提高嵌入式片上系统硬件安全的主要手段 |
| 1.3.1 硬件木马检测与防护 |
| 1.3.2 伪芯片识别与认证 |
| 1.4 本文主要贡献及其关系 |
| 1.4.1 本文主要贡献 |
| 1.4.2 主要工作之间关系 |
| 1.5 本文组织结构安排 |
| 第二章 相关工作理论基础及研究现状 |
| 2.1 硬件木马简介 |
| 2.1.1 硬件木马定义及组成 |
| 2.1.2 硬件木马分类 |
| 2.1.3 硬件木马防护策略 |
| 2.1.4 常用性能评价指标 |
| 2.2 PUF简介 |
| 2.2.1 PUF原理 |
| 2.2.2 PUF相关概念 |
| 2.2.3 常用性能评价指标 |
| 2.2.4 研究现状 |
| 2.3 各防护策略对比分析 |
| 2.3.1 硬件木马各防护策略综合分析 |
| 2.3.2 PUF各设计方案综合分析 |
| 2.4 本文立意 |
| 2.4.1 各策略发展趋势分析 |
| 2.4.2 本文工作主要立足点 |
| 2.5 本章小结 |
| 第三章 基于机器学习的多参数旁路分析硬件木马检测方法 |
| 3.1 技术背景 |
| 3.2 存在的问题 |
| 3.3 问题建模 |
| 3.3.1 木马检测问题建模 |
| 3.3.2 扇区划分 |
| 3.3.3 校准路径选择 |
| 3.4 基于贝叶斯分析的检测方法 |
| 3.4.1 贝叶斯分类器 |
| 3.4.2 木马检测流程 |
| 3.5 实验验证 |
| 3.5.1 硬件木马设计 |
| 3.5.2 实验步骤 |
| 3.5.3 实验结果及分析 |
| 3.6 本章小结 |
| 第四章 改进的可重构PUF |
| 4.1 可重构PUF |
| 4.1.1 可重构PUF |
| 4.1.2 可重构PUF分类 |
| 4.1.3 可重构PUF技术特点分析 |
| 4.2 可配置RO PUF及存在的问题 |
| 4.2.1 RO PUF原理 |
| 4.2.2 CRO PUF原理 |
| 4.2.3 存在的问题分析 |
| 4.3 具有SR锁存器结构的CRO PUF |
| 4.3.1 SR锁存器 |
| 4.3.2 所提出的PUF设计方案 |
| 4.3.3 相关优势分析 |
| 4.4 所提PUF方案的FPGA实现 |
| 4.5 实验验证 |
| 4.5.1 实验步骤 |
| 4.5.2 实验结果 |
| 4.6 本章小结 |
| 第五章 基于PUF的统一身份认证模型 |
| 5.1 存在的问题 |
| 5.2 统一身份认证模型 |
| 5.2.1 攻击模型 |
| 5.2.2 所提出的认证模型 |
| 5.2.3 可信假设 |
| 5.3 相关概念介绍 |
| 5.3.1 激励-响应对数据库 |
| 5.3.2 激励-响应消息格式 |
| 5.4 认证模型过程实现 |
| 5.4.1 数据库生成 |
| 5.4.2 注册阶段 |
| 5.4.3 认证阶段 |
| 5.4.4 数字签名提取 |
| 5.4.5 硬件指纹生成 |
| 5.5 实验验证 |
| 5.5.1 实验步骤 |
| 5.5.2 实验结果 |
| 5.5.3 实验结果分析 |
| 5.6 本章小结 |
| 第六章 嵌入式SoC安全增强策略 |
| 6.1 SoC级硬件木马 |
| 6.1.1 SoC级硬件木马定义 |
| 6.1.2 IP级与SoC级木马区别 |
| 6.2 嵌入式SoC级安全防护 |
| 6.3 存在的问题 |
| 6.4 嵌入式SoC安全增强策略 |
| 6.4.1 MSIPS概述 |
| 6.4.2 MSIPS策略执行流程 |
| 6.4.3 可信假设 |
| 6.5 MSIPS安全模块及相关策略设计 |
| 6.5.1 SIP设计 |
| 6.5.2 安全Wrapper接口 |
| 6.5.3 安全原语 |
| 6.6 实验验证 |
| 6.6.1 实验设置 |
| 6.6.2 实验步骤 |
| 6.6.3 实验结果 |
| 6.7 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）高性能NoC设计：路由算法与能耗优化（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景 |
| 1.1.1 片上网络技术出现的背景 |
| 1.1.2 片上网络设计关键技术 |
| 1.2 国内外研究现状 |
| 1.3 片上网络设计存在的研究问题 |
| 1.3.1 片上网络的路由算法问题 |
| 1.3.2 片上网络的电压岛分配问题 |
| 1.3.3 片上网络的无线结构编码问题 |
| 1.4 研究内容 |
| 2 片上网络特殊应用的多路径路由算法 |
| 2.1 引言 |
| 2.2 现有方案分析及所存在的问题 |
| 2.3 问题的描述 |
| 2.3.1 提出方法概述 |
| 2.3.2 基本假设定义和假设 |
| 2.4 网络平均延时的分析模型 |
| 2.4.1 分流模型的描述 |
| 2.4.2 平均网络时延的计算 |
| 2.4.3 实验的模拟和结果的分析 |
| 2.5 最小网络平均时延 |
| 2.6 路由死锁避免方法 |
| 2.7 实验结果和分析 |
| 2.7.1 实验环境 |
| 2.7.2 评估的指标 |
| 2.7.3 实验结果 |
| 2.8 本章小结 |
| 3 基于数据重传的电压岛片上网络能量优化 |
| 3.1 引言 |
| 3.2 现有方案分析及所存在的问题 |
| 3.3 系统模型 |
| 3.3.1 模型定义 |
| 3.3.2 能耗模型 |
| 3.3.3 数据传输误码的模型 |
| 3.3.4 重新定义系统通信能耗模型 |
| 3.3.5 问题定义 |
| 3.4 设计方法 |
| 3.4.1 电压岛划分设计方案 |
| 3.4.2 IP核映射设计方案 |
| 3.4.3 路由设计方案 |
| 3.5 性能评价 |
| 3.6 本章小结 |
| 4 基于编码的NoC功耗优化 |
| 4.1 引言 |
| 4.2 现有方案分析及所存在的问题 |
| 4.3 原理和定义 |
| 4.4 协作通信与中继协议 |
| 4.5 容错转发协议 |
| 4.5.1 容错转发协议实验 |
| 4.5.2 性能对比分析 |
| 4.5.3 性能对比结果 |
| 4.6 系统模型 |
| 4.6.1 编码方案 |
| 4.6.2 中继信息转发 |
| 4.6.3 解码方案 |
| 4.7 性能评价 |
| 4.7.1 瑞利衰落信道 |
| 4.7.2 网络编码的影响 |
| 4.8 本章小结 |
| 5 总结与展望 |
| 5.1 论文总结 |
| 5.2 创新点总结 |
| 5.3 工作展望 |
| 参考文献 |
| 攻读博士学位期间发表学术论文情况 |
| 致谢 |
| 作者简介 |
（10）基于改进遗传算法的3D NoC低功耗映射方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 集成电路的发展历程 |
| 1.1.2 三维片上网络发展概述 |
| 1.1.3 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文工作及组织结构 |
| 第二章 三维片上网络关键技术研究 |
| 2.1 3D NoC简介 |
| 2.1.1 2D NoC的基本构成 |
| 2.1.2 3D NoC的基本构成 |
| 2.2 3D NoC基础架构 |
| 2.2.1 3D集成技术 |
| 2.2.2 3D NoC拓扑结构 |
| 2.3 3D NoC通信机制与性能评估 |
| 2.3.1 3D NoC交换机制 |
| 2.3.2 3D NoC路由算法 |
| 2.3.3 性能评估 |
| 2.4 3D NoC映射模型 |
| 2.4.1 映射描述 |
| 2.4.2 功耗模型 |
| 2.5 本章小结 |
| 第三章 基于改进遗传算法的3D NoC映射算法研究 |
| 3.1 遗传算法 |
| 3.2 改进的遗传映射算法的设计与实现 |
| 3.2.1 基于遗传算法的3D NoC映射算法 |
| 3.2.2 编码方案 |
| 3.2.3 初始种群改进 |
| 3.2.4 轮盘赌选择改进 |
| 3.3 改进的遗传映射算法的实验与分析 |
| 3.3.1 参数设计 |
| 3.3.2 实验结果对比与分析 |
| 3.4 本章小结 |
| 第四章 基于混合模拟退火遗传算法的3D NoC映射算法研究 |
| 4.1 模拟退火算法 |
| 4.2 基于模拟退火的映射算法 |
| 4.3 混合模拟退火遗传映射算法的设计与实现 |
| 4.3.1 交叉操作 |
| 4.3.2 混合模拟退火遗传映射算法 |
| 4.4 混合模拟退火遗传映射算法的实验与分析 |
| 4.4.1 参数设计 |
| 4.4.2 实验结果对比与分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 工作展望 |
| 5.3 本章小结 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
四、集成电路设计产业产品创新趋势研究——国际片上系统(SOC)IP核发展现状及对策分析（论文参考文献）
- [1]基于图卷积网络的片上系统软硬件协同设计研究[D]. 郑欣. 广东工业大学, 2021(08)
- [2]基于NOC负载均衡高自适应路由算法研究[D]. 高毅红. 天津工业大学, 2021(01)
- [3]基于CK802内核工业控制SoC芯片关键技术的设计与验证[D]. 刘世奇. 西安电子科技大学, 2020(05)
- [4]基于龙芯LS132软核处理器的SoC设计与实现[D]. 祝倩. 中国科学院大学(中国科学院国家空间科学中心), 2020(02)
- [5]基于Python硬件描述的AXI4总线接口设计与实现[D]. 钟震宇. 华南理工大学, 2020(02)
- [6]通信协议多核处理器研发[D]. 徐磊. 西安电子科技大学, 2020(05)
- [7]面向人体生理参数检测应用的SoC系统芯片研究与设计[D]. 吴思远. 西安电子科技大学, 2020(05)
- [8]嵌入式SoC中硬件木马检测与安全设计防御关键技术研究[D]. 黄钊. 西安电子科技大学, 2020(08)
- [9]高性能NoC设计：路由算法与能耗优化[D]. 颛孙宗亮. 大连理工大学, 2019(01)
- [10]基于改进遗传算法的3D NoC低功耗映射方法研究[D]. 何寒娜. 合肥工业大学, 2019(01)