一、Amodgen:基于约束的CMOS模拟电路器件版图生成器（论文文献综述）
刘泽法[1]（2021）在《低抖动高速时钟数据恢复电路的研究与设计》文中研究指明数字信息化的发展使得高速率数据传输逐渐占据了通信市场的主流。作为接收机的重要组成部分,时钟数据恢复电路凭借信号恢复质量高、电路功耗低、易于集成等优势,广泛应用在串行通信系统中。但随着数据速率的不断提高,在相同时间周期内所需处理的数据量成倍增加,这会导致数据信号的抖动性能衰退,进而使数据的传输质量受到影响。因此,低抖动型时钟数据恢复电路的设计对数据传输具有重要意义。本文针对时钟数据恢复电路的抖动性能展开研究,主要工作如下:（1）研究并设计了一种基于锁相环的低抖动无参考型时钟数据恢复电路。该电路主要由半速率鉴相器、数据同步单元、多路分配器、环路滤波器以及双环路压控振荡器组成。通过加入频率裁决单元并在鉴相器内部添加数据同步单元来对数据采样点进行调节,解决了因初始输入信号不同步造成数据抖动过大的问题。同时,校正器件内部初始相位误差来降低信号的数据抖动。在TSMC 40nm CMOS工艺下,使用Virtuoso对设计进行仿真验证与分析。在1.0 V工作电压下,该设计完成8.5 Gb/s～10 Gb/s间数据信号的恢复任务,其整体功耗为134 m W。在10 Gb/s时,恢复的数据随机抖动为0.344 psrms。抖动容限为0.42 UIpp。（2）为了解决数据在高速传输时因鉴相精度不足导致数据抖动过大的问题,提出了一款10 Gb/s～12.5 Gb/s低抖动无参考型时钟数据恢复电路。该电路主要由单位间隔调整器、多级半速率鉴相器、电荷泵、环路滤波器以及环形压控振荡器组成。采用多级半速率鉴相器,实现了对时钟相位及数据相位进行精细量化的操作。采取了差分对称型电荷泵,来对多级半速率鉴相器输出电平按比例进行电流转换。采用单位间隔调整器及环路滤波器对时钟相位进行控制,使不同相位误差下时钟与数据抖动大幅减少,保证数据抖动始终保持在极低水平。在TSMC 40nm CMOS工艺下,采用Virtuoso进行仿真验证。在1.0 V的工作电压下,该设计的总功耗为86.3m W。在12.5 Gb/s时,恢复的数据随机抖动仅为0.302 psrms。抖动容限可达0.46 UIpp。本文设计的两款时钟数据恢复电路拥有良好的抖动性能。其数据抖动小,抖动容限高。前后仿真结果基本吻合,非常适用于对数据抖动要求严格的接收机末端。
蔡畅[2]（2021）在《纳米SRAM型FPGA的单粒子效应及其加固技术研究》文中研究指明SRAM型FPGA具有可重构与高性能的优势,已成为星载系统的核心元器件。SRAM型FPGA主要是通过配置码流来控制内部存储器、寄存器等资源的逻辑状态,在辐射环境下极易引发单粒子效应,导致电路逻辑状态和功能发生改变,威胁空间系统的在轨安全。复杂的空间任务对数据存储、运算能力的要求越来越高,需要更高性能的SRAM型FPGA满足应用需求,而这类器件对重离子辐射效应较深亚微米器件更敏感。因此,本文针对65 nm、28 nm、16 nm等关键节点的SRAM型FPGA,通过系统性的重离子单粒子效应实验和理论研究,认识重离子与该类器件相互作用的物理机制,探究纳米CMOS工艺数字集成芯片辐射响应的物理规律、加固技术的有效性、适用性、失效阈值和失效条件,为抗辐射加固设计提供依据,为航空、航天领域推进高性能、高可靠的特大规模数字集成器件应用提供数据支持。本文研究了纳米SRAM型FPGA单粒子效应的测试方法以及系统设计,分析了测试向量、测试模式、测试方法、数据解析技术等的软硬件实现过程,阐述了复杂数字集成电路单粒子效应故障诊断与数据提取的优先级选择等关键问题。在此基础上,开展了体硅和Fin FET工艺商用SRAM型FPGA在辐射环境下单粒子效应响应的物理规律探究。从器件、电路等多层面分析了高能粒子与纳米集成电路相互作用的物理机理。基于重离子加速器实验,并结合Geant4、TRIM、CREME等工具,分析了电荷扩散半径、能量与射程的离散度等参数对实验结果的影响。研究发现,不同离子引起的SRAM型FPGA内部存储模块单粒子翻转截面受离子径迹特征与能量共同影响;器件内部CRAM、BRAM、DFF等核心资源的辐射敏感性响应规律具有显着差异,但受资源配置模式的影响严重,功能配置后BRAM的翻转截面提升～10倍;SRAM型FPGA功能故障的阈值与CRAM的翻转阈值直接关联;在高精度脉冲激光辐照平台的辅助下,建立了初始激光能量与器件SBU、MBU等参量的物理关联,揭示了商用Fin FET工艺SRAM型FPGA空间应用面临的功能失效问题及存在的安全隐患;验证了采用高能重离子Al-foil降能的方式完成倒封装ULSI单粒子效应实验与机理研究具有较强的实用性与推广价值。本文针对单元级版图加固与电路级配置模式加固两种策略对纳米SRAM型FPGA抗辐射性能的提升效果、防护机理以及加固失效的物理机制等开展了系统的实验研究。单元级版图加固能减弱电荷共享效应引起的MBU等问题,器件翻转阈值由<5 Me V·cm2·mg-1提升至～18 Me V·cm2·mg-1,证明在65 nm节点采用单元级版图加固提升关键配置位的翻转阈值是可行的。配置模式加固实验揭示了ECC与TMR的组合使用对器件抗单粒子翻转能力的提升效果突出,即使采用181Ta离子辐照,65 nm标准BRAM单元的翻转截面仅为8.5×10-9 cm2·bit-1（降低了～86.3%）。28 nm SRAM型FPGA的配置加固技术研究证实,电路内部全局时钟等敏感资源的使用方式会对DFF的翻转截面造成2-10倍影响。结合CREME工具的空间粒子谱预测SRAM型FPGA在轨应用价值,证明合理运用加固策略可有效降低器件的性能损失与面积代价,而关键资源采用物理版图加固设计具有必要性和合理性。文中提出的SRAM型FPGA内部资源相互影响的规律模型对其可靠性分析具有重要意义,解析关键配置位与其他存储资源、电路功能的关联性并确定影响系数,是判断该类器件在辐射环境下是否能够可靠运行的关键。针对UTBB FDSOI工艺,结合SRAM型FPGA的电路架构与逻辑资源类型,提取多款抗辐射电路结构并开展重离子辐照实验。结果表明,互锁单元、单端口延时门、多端口延时门等加固方式对单粒子翻转阈值与截面等参数的改善效果明显,紧密DICE和分离DICE器件的翻转阈值分别为～32 Me V·cm2·mg-1和～37 Me V·cm2·mg-1。22 nm节点的瞬态脉冲扰动对器件翻转截面的影响不可忽视。此外,背偏调控对阈值电压和辐射引入的非平衡载流子收集过程有影响,±0.2 V的微弱背偏电压可引起抗辐射单元翻转截面倍数增加。考虑空间粒子在4π范围的分布规律,设计了大倾角高能重离子辐照实验,获取了部分加固电路的失效条件并分析了电离能损与能量沉积区域。相关结果与同LET低能重离子垂直辐照的实验数据存在显着差异,仅在垂直辐照条件完成单粒子实验可能存在器件抗辐射性能被高估的风险。研究发现,基于FDSOI工艺实现超强抗辐射SRAM型FPGA具有可行性,相关物理性结论可为22 nm以下节点的星载抗辐射器件的研发提供实验数据和设计依据。
曾祺琳[3]（2021）在《高精度数字时间转换电路设计》文中指出数字时间转换器（DTC）是一种根据数字信号控制实现不同的输入到输出延时的电路,可用于调整关键信号路径的传播延时。利用DTC可以相对地提高时间分辨率,在最近几十年,DTC越来越受到学术界和工业研究的关注,其主要应用在频率合成和有线/无线发射机和接收机等领域。DTC与传统的数模转换器（DAC）相似,重要的性能特性包括动态范围、分辨率、精度、非线性和单调性,也包括功耗和抖动或相位噪声。本论文主要研究一种宽动态范围,高精度的DTC电路,主要研究内容包括:（1）对传统DTC电路结构进行分析,以实现宽动态范围和高精度调整为目标,提出三段式DTC架构,包括基于延迟锁定环结构粗调、基于延时链的中调和基于相位插值器的细调三个部分,实现了预期延时转换效果。（2）为了校准由于工艺波动导致的DTC输出延时变化,在中调部分提出了一种新型的数字时间转换电路自校准方法。校准电路在DTC每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时时间转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整DTC的最大延迟,实现了DTC的最大输出延时时间自适应的校准。基于40nm CMOS工艺,对DTC进行了设计,在电源电压为1V,参考频率为250MHz仿真条件下,仿真显示,设计实现了DTC的延时动态范围为0～4ns,最小分辨率为3.188ps。在DTC校准电路中,在校准电压为650m V-860m V范围内,实现了578ps-1.466ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25%。
江莹[4]（2021）在《基于RISC-VISA（RV32I）的CPU芯片设计》文中研究表明CPU是电子信息技术的核心,而基于RISC-V指令集架构的CPU芯片设计越来越受到人们的重视,对该指令集架构的深入研究已然成为目前CPU芯片行业的热点,本论文主要研究了RISC-V指令集架构的结构特点,并基于SMIC 0.18 um CMOS工艺设计了一款基于RISC-V指令集的CPU芯片。本论文对CPU的系统结构进行了概述,对CPU设计中的关键部分,即流水线以及转移预测进行着重介绍,并对目前最为流行的指令集架构进行了概括,其中包括x86架构、MIPS架构、ARM架构以及RISC-V架构。由于RISC-V架构的突出优点,本文基于其整数指令子集RV32I进行了CPU芯片设计;论文对RV32I指令集的指令特点进行了具体分析,阐述了基于RV32I指令集设计的CPU工作原理,最后通过子模块的结构框图对每个模块的工作原理进行介绍以及代码设计,使用modelsim对关键子模块进行了仿真,包括ALU（算数运算）模块、decoder（译码）模块、EXE（执行）模块以及UART（串口）模块,使用FPGA对CPU的整体设计进行指令集功能的硬件验证;最后采用SMIC 0.18 um CMOS工艺对所设计的CPU进行了ASIC实现,设计流程包括逻辑综合、静态时序分析、形式验证、自动布局布线、DRC和LVS等步骤,最终得到基于RISC-V RV32I架构CPU芯片的GDSII版图,版图面积为5225618.75 um2,芯片的最高时钟频率为100MHz,功耗为35.87m W;论文最后对本设计进行了工作总计以及未来展望。本论文研究了基于RISC-V ISA（RV32I）的CPU设计,并对该CPU进行了Verilog代码设计、仿真和FPGA硬件验证,并最终进行了ASIC设计实现,论文工作在设计自主安全可控的通用处理器方面取得了一定的成果。
魏劲松[5]（2021）在《基于忆阻器的脉冲神经网络芯片研究》文中研究指明二十一世纪初期随着互联网络技术和计算机技术的高速发展,人工智能技术进入了由数据和算力推动的第三次发展浪潮。但是AI芯片的发展速度逐渐受限于冯诺依曼体系架构,AI发展将再次面临严峻的挑战。以模拟生物神经计算为主的神经形态计算技术由于具有脉冲表示信息,事件驱动和存算一体等特点,成为今天人类实现低功耗AI芯片的一个重要途径。当今神经形态系统在功能上接近早期人工神经网络,甚至在某些领域方面优于人工神经网络,例如时空信息处理,小样本数据集处理等。由于半导体技术的发展逐渐滞后于神经形态计算的需求,目前最先进的神经形态系统也远远达不到人类大脑的级别。忆阻器由于具有比传统存储器更高的集成度,更高的能效,适合于存内计算技术等优点,在当今被认为是实现神经形态系统的最佳器件之一。但是基于忆阻器的神经形态计算仍然处于研究初期,主要的研究还停留在从原理上验证单个器件实现神经计算的可能性或者通过组建小规模不可重构的忆阻器网络进行小规模实验,实现大规模多核心可重构的忆阻器神经形态芯片依然具有挑战。本文章围绕实现多核心可重构的忆阻器神经形态芯片展开研究并取得以下创新成果:（1）研究并设计基于忆阻器突触和模拟CMOS神经元的Spike Neural Net-works（SNNs）核心,并利用异步AER电路实现神经脉冲的非失真转发,最终实现了一个具有64个神经元和4K突触的SNNs系统并流片。初步验证核心具有神经计算能力,并且基于异步AER电路的通讯系统适合用于未来实现多核心SNNs芯片。（2）研究基于数字通讯协议的多核心SNNs架构,实现事件驱动的异步神经元,多核心信息交互,相位同步等功能;并最终基于FPGA实现了一个具有24个核心的SNNs加速系统。（3）研究基于忆阻器的多核心可重构SNNs芯片,并结合SNNs算法设计更加适合大规模集成的模拟神经元,并结合2TIR型突触实现低功耗神经形态计算核心;结合mesh型片上网络和基于RISC-V的处理器创建基于忆阻器的大规模可重构多核心神经形态计算核心并流片;同时为了系统地验证芯片的功能,我们为该芯片创建了与硬件一一对应的仿真器和用于配置芯片的工具链。
任家泰[6]（2021）在《3400-3600MHz FBAR滤波器的设计与研究》文中认为由薄膜体声波谐振器（Film Bulk Acoustic Resonator,FBAR）构成的FBAR滤波器,与传统滤波器相比具有体积小、工作频率高、低插入损耗、低功耗以及易集成等优点,已经发展成为一种射频前端中高频滤波器的全新解决方案。是目前4G通讯射频前端中应用最为广泛的滤波器件,也是未来无线高频通信系统中最理想的器件。我国虽早已完成5G通信频段的划分,但国内对应5G通信频段的滤波器产品还比较少。所以本文系统性地设计了一款N78频段内3400-3600MHz的FBAR滤波器。本文详细阐述了FBAR和FBAR滤波器的工作原理,推导并改进了FBAR的Mason模型。通过有限元分析软件仿真发现一阶边缘凸起的电极结构的FBAR,可以使并联谐振频率处的Q值提高224,但会略微牺牲串联谐振频率处的Q值和有效机电耦合系数。基于推导的Mason模型构建了梯形结构的FBAR滤波器,对比分析了FBAR品质因数和压电材料的压电耦合系数对FBAR滤波器性能的影响。同时还分析在滤波器并联支路采用T型、π型电感级联方式对其性能的影响,在达到相同的性能指标时,T型级联方式使用总的电感值最小,且性能最佳。采用五串四并的梯型FABR滤波器电路结构,通过随机优化器和梯度优化器使滤波器的电路结构满足3400-3600MHz滤波器的设计指标要求。参考相关文献与专利,制定了本文的版图设计规则。并按照优化后的滤波器中各谐振单元的面积设计了版图布局。本文通过声-电磁联合仿真结果进一步优化了FBAR滤波器的性能。分析了PCB集成电感中的互感效应、寄生损耗和趋肤效应等不良影响。采用PCB集成电感的方式设计了多层螺旋电感。采用拆分谐振器的方法,降低了功率耗散密度,最终声-电磁联合仿真的性能为:插入损耗大于-1.87d B,N79频段处的抑制为-64d B,可承受功率大于30d Bm;封装尺寸:1.1×0.9mm2。
展永政[7]（2021）在《面向100G/400GbE的有线传输链路关键技术研究与实现》文中指出随着大数据中心、8K/4K高清视频、AR/VR、物联网（Io T）以及5G云服务等新型互联网业务的快速发展,对网络通信数据带宽的需求越来越高,直接推动着以太网传输速率从40Gb/s、100Gb/s到400Gb/s、甚至1Tb/s的演变。2010年100G以太网标准IEEE802.3ba正式颁布,2017年12月,400G以太网标准IEEE802.3bs也获得通过,标志着以太网向更高速度迈进。然而,在传输速率不断提升的同时,有线传输链路中信号完整性也面临越来越大的挑战,对链路建模、均衡、纠错和交织及关键芯片的设计与实现提出更高的要求。本文通过建模仿真、理论推导及电路设计与实现,深入研究400G以太网有线传输链路中的关键技术,促进高速通信系统、通信芯片及相关领域的研究、开发和应用。本文简要介绍了100G和400G以太网（400GbE）的标准IEEE802.3bj和IEEE802.3bs,从物理层体系结构入手,重点介绍了物理编码子层和物理介质连接子层的主要功能和工作原理。针对400GbE的PAM4有线传输链路,本文构建了基于输入输出缓冲区信息规范（IBIS）模型和算法模块接口（AMI）扩展模型的链路仿真平台,其中考虑了器件封装、抖动和串扰等非理想损耗因素;在此基础上,通过对误码率（BER）性能的仿真,分析了PAM4串行链路的信号完整性问题,同时仔细评估了前向纠错（FEC）对链路性能的提升作用,表明10-15误码率下FEC最大可提供7.25d B的编码增益,为后续章节的研究提供理论和设计依据。针对NRZ/PAM4等高速有线传输链路中判决反馈均衡器（DFE）的错误传播现象,本文在分析DFE错误传播的原理基础上,建立了以突发错误长度为函数的突发错误累计概率分布模型,推导了不同均衡配置下错误传播的概率分布公式,以分析和评估DFE错误传播对链路性能的影响。并基于此模型,结合实际信道对不同长度突发错误对BER的影响进行了仿真研究,结果表明理论分析与仿真结果吻合。为进一步增强400GbE有线传输链路中FEC的纠错能力,本文对适用于高速链路的多种FEC交织方案进行了分析研究,并从FEC符号错误概率、BER性能及硬件复杂度等性能折中的角度出发,提出了一种有效的预交织比特复接方案,此方案提供的交织增益约为0.32d B@BER=10-7,为400GbE物理接口（PHY）的设计提供了理论指导。本文基于0.18μm CMOS工艺设计了高性能带有模拟自适应电路的DFE,以自动适应传输信道的变化。为了实现高速和低功耗,DFE的主体电路采用半速率结构,而最小均方（LMS）算法采用模拟方法实现。通过对由乘法器和积分器构成的模拟LMS电路的参数及版图优化,实现了自适应电路在收敛特性、稳定性和误差方面的良好折中。测试结果表明,当自适应开启时DFE能够对4 GHz奈奎斯特频率时损耗为12 d B的信道进行有效补偿,垂直张开度和水平张开度分别达到275.5 m V和72 ps,均衡效果明显优于自适应关闭时。针对400GbE,本文设计实现了其物理接口PHY中带PRBS的交织电路以及高速低抖动的电荷泵锁相环（CPPLL）电路。为了提高PRBS生成器的工作速度,本文采用特征多项式并行化和逻辑展开方法,设计实现了40路并行的PRBS生成器,而32×40的行列交织器利用移位寄存器实现。本文CPPLL中的鉴频鉴相器（PFD）采用动态+与门结构,在消除鉴相死区的同时尽可能地减小盲区范围,提高了工作速度和线性输入范围。电荷泵不仅采用级联结构和增益提升技术提高输出电阻,而且采用对称的信号传输路径,减小了电流失配。压控振荡器（VCO）采用顶部电流偏置的互补交叉耦合LC谐振网络,在保证良好噪声性能的同时实现了较大的调谐范围。另外,低速二分频器采用带有上拉PMOS管的动态锁存器结构,以降低功耗和面积,高速二分频器采用SCFL锁存器结构以满足自谐振频率高的要求。测试结果表明,带并行PRBS的交织电路的时钟工作频率能够达到1.3GHz,信号速率高于40Gb/s。CPPLL的锁频范围为10.6～12.5GHz,峰峰抖动和RMS抖动分别为6.6ps和886.2fs,电源电压1.2V下功耗为55.2m W。最后,本文基于65nm LP工艺设计了25Gb/s 16:1复接器,其中高速复接单元采用电流模（CML）逻辑,低速复接单元采用功耗较小的CMOS逻辑,还采用多相时钟机制省去了多余的触发器,达到了速度和功耗的良好折中。CMOS-CML逻辑转换电路采用传输门和交叉耦合CMOS反相器,使得波形更加对称,抑制了共模噪声。仿真结果表明,复接器的输出信号的水平张开度达到0.91UI,且功耗为32.7m V。本文针对高速有线传输及相关收发芯片的研究,对高速以太网的应用具有重要的理论和实际意义,所取得的研究成果,在一定程度上填补了我国串行链路信号完整性研究的空白,有力地促进了我国高速有线通信及集成电路设计的发展。
邹为[8]（2020）在《40nm工艺自适应低漏电SRAM设计》文中指出SRAM内部晶体管的密度高,同时SRAM占SoC芯片的面积比例高,导致SRAM的漏电流成为SoC芯片漏电流的主要部分。对于经常需要进入睡眠模式的物联网芯片,睡眠状态的静态能量损耗可能比活动状态的动态能量损耗更高,降低SRAM漏电流可以有效节省芯片能耗。降低SRAM在睡眠时的供电电压,可以降低SRAM在不同温度和工艺条件下的漏电流,但供电电压不能无限制下降,否则将无法保证SRAM的数据保持良率,因此需要根据最小数据保持电压调整SRAM供电电压。本文以±6δ良率作为设计要求,首先分析了亚阈值沟道电流对于最小数据保持电压的影响,其次分析了极端工艺波动情况下,栅氧层变薄导致的栅极漏电流对于SRAM最小数据保持电压的影响。最终发现相同工艺条件下,40nm工艺SRAM的最小数据保持电压随温度升高而下降;相同温度下,SS、TT、FF工艺条件下的最小数据保持电压依次降低。根据这一现象,本文设计了基于亚阈值区工作的基准电压产生模块,监测温度和工艺条件,根据基准电压产生模块的输出,采用闭环反馈调节的方式调整SRAM在睡眠状态下的供电电压,降低SRAM在不同温度、工艺条件下的漏电流。本文基于40nm工艺设计了一款容量为16KB的低漏电SRAM,与相同工艺下工艺厂商提供的SRAM相比,在25℃环境温度,SRAM在SS、TT、FF工艺条件的漏电流分别降低56%、59.8%、37%,在100℃高温,SS、TT、FF工艺条件的漏电流分别降低74.5%、38.7%、35%。
张灵超[9]（2020）在《基于比特自检的Arbiter PUF电路研究及FPGA实现》文中提出嵌入式设备安全问题日益凸显,作为嵌入式设备的“核心”的芯片本身的安全也越来越重要。新型攻击者可以采用物理探测等手段直接破解芯片内的密钥,给系统带来极大的安全威胁。物理不可克隆函数（Physical Unclonable Functions:PUF）是新型的硬件安全技术,它可以利用激励-响应对（Challenge Reponse Pairs,CRPs）来产生密钥。CRPs之间的对应关系仅由设备个体在制造过程中的某些物理差异所决定,故无法被预测克隆,因此其作为一种依赖芯片特征的硬件函数实现电路,能有效避免芯片被物理攻击破解。但由于PUF电路的特殊构造,其输出响应易受温度、电压等环境因素影响,可靠性不高,后续需要采用各种纠错机制来从噪声数据中提取稳定密钥。然而引入纠错机制将带来巨大的开销和潜在的安全隐患。因此,本文提出一种基于比特自检的Arbiter PUF电路（BST-APUF）,大幅提升了PUF输出的可靠性,避免了纠错机制的采用。本文主要研究内容包括:（1）介绍了PUF电路及其激励响应对的概念,并对PUF的评估指标（可靠性、唯一性、偏置性）进行了分析;最后阐述了常见PUF电路的结构及性能并分析了其优缺点,最终确定采用Arbiter PUF为本文研究对象。（2）在FPGA上设计并实现了传统的Arbiter PUF电路,对其输出可靠性、唯一性、偏置性进行了评估。在此基础上,对影响Arbiter PUF电路可靠性的因素进行分析,提出一种通用的比特自检可靠性增强策略,通过在PUF电路中添加自检模块,自动检测生成响应的偏差信号的强度,并生成一个标志位标识输出可靠性。（3）针对Arbiter PUF电路设计实现了比特自检可靠性增强电路（BST-APUF）。在Arbiter PUF电路中嵌入一个延迟检测电路,自动检测每位PUF响应的延迟差,通过可靠性标志位将延迟差较大的响应标记为可靠,后续电路可以据此挑选鲁棒的响应来构建密钥。本文在Xlinx Artix7 FPGA上实现了BST-APUF,测试结果表明,所选响应的比特错误率（BER）小于10-9、偏置性为50.3%、唯一性为49.1%,其具有良好的性能。因此,BST-APUF可以直接作为密钥生成而不需再采用任何纠错机制。
冯佳杰[10]（2020）在《适用于传感器接口电路的低功耗EEPROM控制电路设计》文中研究说明随着信息产业的发展,传感器的应用不仅影响着每个人的生活、工作和学习,而且对整个微电子行业的发展同样至关重要的。伴随着传感器的发展,人们对其精准度、功耗、可靠性和可控性等性能要求越来越高,因此大多数传感器接口系统都会加入半导体存储器来进行灵敏度的修调和控制来满足人们对高性能的需求。而作为半导体存储器典型的代表,电可编程可擦除存储器（Electrically Erasable Programmable Read Only Memory,EEPROM）具有低功耗、结构简单、存储数据稳定等优点。基于此,本文在SMIC 0.15μm工艺上设计了一款适用于传感器接口电路的EEPROM读写控制电路,该EERPOM读写控制电路具有低功耗、低面积成本、高可靠性和便捷的读写操作等特点。首先,本文简单介绍了传感器电路系统,详细介绍了EEPROM读写控制电路在传感器接口电路的工作原理。同时介绍了EEPROM的器件结构和工作机制,并针对EEPROM读写机制,给出了提高其存储单元可靠性的相应措施。其次,本文详细地阐述了EEPROM中关键模块的工作原理,读写控制电路的优化方案、以及可测性（Design For Testability,DFT）设计的方法,并给出各个控制模块的仿真结果。主要工作是在针对C-V检测系统低功耗、低面积成本的需求方向上,本文采用优化控制电路时序、减裁不必要的控制逻辑和内部逻辑结构复用的方法,同时通过合理的控制读出使能端和时钟信号终止的方式,实现低功耗和降低面积成本的目标,同时提高EEPROM操作上的灵活性。并且针对嵌入式EEPROM IP较高的可靠性需求,本文采用对EEPROM读写控制电路进行可测性设计的方法,通过对不同故障类型进行扫描设计和较高的扫描覆盖率保证EEPROM读写控制电路的可靠性和可控性。最后,本文通过Synopsys的Design Compiler（DC）和IC Compiler（ICC）工具对EEPROM读写控制电路进行综合验证和版图布局。并在流片后对芯片进行测试,通过多个模块交叉验证来保证EEPROM在传感器接口电路中功能的正确性。结果表明,该EEPROM读写控制电路的面积为350μm×320μm、最大功耗为101μw,工作电压范围为3.3V-5V,满足控制时序要求,实现了低面积、低功耗和操作便捷的设计指标。同时,对不同故障类型扫描覆盖率达到了96%以上,保证了嵌入式EEPROM的可靠性和可控性。
二、Amodgen:基于约束的CMOS模拟电路器件版图生成器（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Amodgen:基于约束的CMOS模拟电路器件版图生成器（论文提纲范文）
（1）低抖动高速时钟数据恢复电路的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 时钟数据恢复电路的研究背景及意义 |
| 1.2 时钟数据恢复电路的研究现状 |
| 1.3 论文研究内容和章节安排 |
| 第2章 CDR电路的结构分析及原理概述 |
| 2.1 CDR电路的功能及其工作原理 |
| 2.2 CDR电路的常见结构 |
| 2.2.1 过采样CDR电路 |
| 2.2.2 相位插值型CDR电路 |
| 2.2.3 锁相环型CDR电路 |
| 2.3 CDR电路的性能参考指标 |
| 2.3.1 误码率 |
| 2.3.2 抖动 |
| 2.3.3 抖动传输 |
| 2.3.4 抖动容限 |
| 2.3.5 数据眼图 |
| 2.4 锁相环型CDR电路的设计策略 |
| 2.5 本章小结 |
| 第3章 8.5 Gb/s~10 Gb/s低抖动无参考型CDR电路的研究与设计 |
| 3.1 无参考时钟型CDR电路结构 |
| 3.2 本设计CDR电路的整体结构 |
| 3.2.1 CDR电路结构的选取依据 |
| 3.2.2 CDR电路的结构探究 |
| 3.3 半速率非线性Bang-bang鉴相器的设计 |
| 3.3.1 线性鉴相器与非线性鉴相器的理论分析 |
| 3.3.2 半速率Bang-bang鉴相器的设计 |
| 3.4 频率裁决单元的设计 |
| 3.5 CDR电路整体性能仿真测试 |
| 3.5.1 误码率的仿真方法与结果 |
| 3.5.2 抖动容限的仿真方法与结果 |
| 3.5.3 恢复时钟的仿真结果 |
| 3.5.4 抖动传输的仿真结果 |
| 3.5.5 数据眼图的仿真结果 |
| 3.6 CDR电路主要性能参数对比 |
| 3.7 本章小结 |
| 第4章 10 Gb/s～12.5 Gb/s低抖动无参考型CDR电路的研究与设计 |
| 4.1 CDR电路的整体结构 |
| 4.2 CDR电路关键模块的设计 |
| 4.2.1 单位间隔调整器的设计 |
| 4.2.2 多级半速率鉴相器的设计 |
| 4.2.3 电荷泵的设计 |
| 4.2.4 环路滤波器的设计 |
| 4.2.5 环形压控振荡器的设计 |
| 4.3 CDR电路整体性能仿真测试 |
| 4.3.1 误码率的仿真结果 |
| 4.3.2 抖动容限的仿真结果 |
| 4.3.3 恢复时钟的仿真结果 |
| 4.3.4 抖动传输的仿真结果 |
| 4.3.5 数据眼图的仿真结果 |
| 4.4 CDR电路主要性能参数对比 |
| 4.5 本章小结 |
| 第5章 CDR电路的版图设计 |
| 5.1 版图设计的基本规则及注意事项 |
| 5.1.1 版图物理实现的基本规则 |
| 5.1.2 版图物理实现的注意事项 |
| 5.2 CDR电路的版图规划 |
| 5.2.1 8.5 Gb/s～10 Gb/s低抖动无参考型CDR电路的版图设计 |
| 5.2.2 10 Gb/s～12.5 Gb/s低抖动无参考型CDR电路的版图设计 |
| 5.3 本章小结 |
| 第6章 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士期间的研究成果 |
| 致谢 |
（2）纳米SRAM型FPGA的单粒子效应及其加固技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 空间辐射环境与辐射效应简介 |
| 1.2 单粒子效应及其表征分析方法 |
| 1.2.1 单粒子效应物理机制 |
| 1.2.2 单粒子效应的主要类型 |
| 1.2.3 单粒子效应核心参数 |
| 1.2.4 单粒子效应实验方法 |
| 1.2.5 单粒子效应的数值仿真技术 |
| 1.3 SRAM型 FPGA的发展现状 |
| 1.4 典型 SRAM型 FPGA的资源架构 |
| 1.4.1 可配置逻辑块 |
| 1.4.2 互连与布线资源 |
| 1.4.3 可编程的输入输出单元 |
| 1.4.4 其他资源 |
| 1.5 SRAM型 FPGA的单粒子效应研究现状 |
| 1.5.1 SRAM型 FPGA单粒子效应基本介绍 |
| 1.5.2 晶体管密度对SRAM型 FPGA单粒子效应的影响 |
| 1.5.3 晶体管工作参数对SRAM型 FPGA单粒子效应的影响 |
| 1.5.4 SRAM型 FPGA单粒子效应加固技术面临的挑战 |
| 1.6 论文的研究内容与目标 |
| 第2章 SRAM型 FPGA单粒子效应测试方法与实验技术 |
| 2.1 本章引论 |
| 2.2 单粒子效应测试方法与流程 |
| 2.2.1 单粒子闩锁的监测与防护 |
| 2.2.2 单粒子功能中断测试 |
| 2.2.3 单粒子翻转的测试 |
| 2.3 单粒子效应测试系统硬件模块 |
| 2.4 单粒子效应测试系统软件模块 |
| 2.5 单粒子效应实验测试向量的设计 |
| 2.6 单粒子效应测试系统功能验证 |
| 2.7 重离子单粒子效应辐照实验 |
| 2.8 本章小结 |
| 第3章 纳米级商用SRAM型 FPGA单粒子效应实验 |
| 3.1 本章引论 |
| 3.2 器件选型与参数信息 |
| 3.3 实验向量设计 |
| 3.4 辐照实验条件与参数设计 |
| 3.4.1 重离子辐照条件与参数计算 |
| 3.4.2 脉冲激光辐照条件与参数 |
| 3.5 单粒子效应数据结果 |
| 3.5.1 相同工艺不同结构BRAM与 CRAM的实验结果 |
| 3.5.2 相同工艺不同结构DFF的实验结果 |
| 3.5.3 测试参量依赖性的实验结果 |
| 3.5.4 FinFET工艺器件的实验研究 |
| 3.6 分析与讨论 |
| 3.6.1 存储单元单粒子翻转机理讨论 |
| 3.6.2 测试技术与结果 |
| 3.7 本章小结 |
| 第4章 纳米SRAM型 FPGA单粒子效应加固技术研究 |
| 4.1 本章引论 |
| 4.2 单元级版图加固的SRAM型 FPGA |
| 4.3 电路级配置模式加固的SRAM型 FPGA |
| 4.3.1 电路级配置模式加固的BRAM |
| 4.3.2 电路级配置模式加固的DFF |
| 4.4 加固单元与电路的重离子实验设计 |
| 4.5 单元级版图加固效果的实验研究 |
| 4.5.1 单元级版图加固对SEU的影响 |
| 4.5.2 单元级版图加固对SEFI的影响 |
| 4.6 电路级配置模式加固效果的实验研究 |
| 4.6.1 配置模式加固的BRAM |
| 4.6.2 配置加固的DFF |
| 4.7 加固效果及适用性讨论 |
| 4.7.1 单元级版图加固的效果及适用性 |
| 4.7.2 电路级配置模式加固的效果及适用性 |
| 4.8 本章小结 |
| 第5章 在轨翻转率及空间应用 |
| 5.1 本章引言 |
| 5.2 空间翻转率预估流程 |
| 5.3 重离子引起的空间翻转率预估 |
| 5.4 降低小尺寸SRAM型 FPGA空间翻转率的方法研究 |
| 5.5 本章小结 |
| 第6章 FDSOI工艺抗辐射电路及其应用 |
| 6.1 本章引言 |
| 6.1.1 提升纳米SRAM型 FPGA抗单粒子效应能力的主要途径 |
| 6.1.2 抗辐射SRAM型 FPGA涉及的单元与电路类型 |
| 6.1.3 纳米FDSOI工艺器件单粒子效应研究现状 |
| 6.1.4 本章研究内容 |
| 6.2 22 nm UTBB FDSOI器件 |
| 6.3 基于22 nm FDSOI工艺的DFF测试电路 |
| 6.4 基于22 nm FDSOI工艺的抗辐射SRAM |
| 6.5 FDSOI测试样片的单粒子效应实验设计 |
| 6.5.1 测试样片的实验向量设计 |
| 6.5.2 单粒子效应实验参数与条件 |
| 6.6 FDSOI DFF单粒子效应实验结果 |
| 6.6.1 FDSOI DFF单粒子翻转截面 |
| 6.6.2 测试频率对DFF单粒子翻转的影响 |
| 6.6.3 数据类型对DFF单粒子翻转的影响 |
| 6.6.4 背偏电压对DFF单粒子翻转的影响 |
| 6.6.5 DFF中单粒子翻转类型统计 |
| 6.7 FDSOI SRAM单粒子效应实验结果 |
| 6.7.1 FDSOI SRAM单粒子翻转特征 |
| 6.7.2 测试应力对SRAM单粒子翻转的影响 |
| 6.7.3 FDSOI SRAM单粒子翻转位图 |
| 6.8 FDSOI的抗辐射电路加固效果讨论 |
| 6.8.1 FDSOI DFF抗辐射加固效果 |
| 6.8.2 FDSOI SRAM抗辐射加固效果 |
| 6.9 影响22 nm FDSOI器件单粒子效应敏感性的关键参量 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 主要结论 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 主要缩写对照表 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（3）高精度数字时间转换电路设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 研究背景及意义 |
| §1.2 数字时间转换器的研究现状 |
| §1.3 论文内容及结构 |
| 第二章 数字时间转换器的应用场景 |
| §2.1 直接数字周期合成 |
| §2.2 时钟和数据恢复电路 |
| §2.3 全数字锁相环 |
| §2.4 分数N亚采样锁相环和倍频延迟锁定环 |
| §2.5 极性发射机和移相发射机 |
| 第三章 数字时间转换器的理论基础 |
| §3.1 数字时间转换器的工作原理 |
| §3.2 数字时间转换器的主要性能参数 |
| §3.2.1 分辨率与精度 |
| §3.2.2 动态范围 |
| §3.2.3 线性度 |
| §3.3 数字时间转换器的主要类型 |
| §3.3.1 电容阵列型数字时间转换器 |
| §3.3.2 基于数模转换器型数字时间转换器 |
| §3.3.3 计数器型数字时间转换器 |
| §3.3.4 游标型数字时间转换器 |
| §3.3.5 延时链型数字时间转换器 |
| 第四章 数字时间转换器的设计 |
| §4.1 整体结构 |
| §4.2 延时单元 |
| §4.3 粗调节电路 |
| §4.3.1 启动控制电路 |
| §4.3.2 鉴频鉴相器 |
| §4.3.3 电荷泵和环路滤波器 |
| §4.3.4 压控延时链 |
| §4.4 中调节电路 |
| §4.5 细调节电路 |
| §4.6 校准电路 |
| §4.7 本章小结 |
| 第五章 整体仿真与版图 |
| §5.1 整体仿真 |
| §5.2 版图设计 |
| §5.2.1 版图约束规则 |
| §5.2.2 非理想因素 |
| §5.3 整体版图 |
| 第六章 论文总结与展望 |
| §6.1 论文总结 |
| §6.2 论文展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
（4）基于RISC-VISA（RV32I）的CPU芯片设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 序言 |
| 1 引言 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本论文主要研究内容及章节安排 |
| 2 CPU系统结构及指令集架构 |
| 2.1 CPU概述 |
| 2.1.1 CPU系统结构 |
| 2.1.2 流水线的设计 |
| 2.1.3 转移预测 |
| 2.2 常见指令集架构概述 |
| 2.2.1 x86架构 |
| 2.2.2 MIPS架构 |
| 2.2.3 ARM架构 |
| 2.2.4 RISC-V架构 |
| 2.3 本章小结 |
| 3 RISC-V CPU的代码设计与验证 |
| 3.1 RISC-V指令集具体结构及特性 |
| 3.2 CPU体系结构规划 |
| 3.2.1 系统电路结构 |
| 3.2.2 系统工作原理 |
| 3.3 子模块代码设计与验证 |
| 3.3.1 ALU模块代码设计与验证 |
| 3.3.2 decoder模块代码设计与验证 |
| 3.3.3 EXE模块代码设计与验证 |
| 3.3.4 UART模块代码设计与验证 |
| 3.4 指令集功能验证 |
| 3.4.1 各指令功能的modelsim仿真 |
| 3.4.2 硬件验证 |
| 3.5 本章小结 |
| 4 RISC-V架构CPU芯片的ASIC实现 |
| 4.1 数字ASIC设计流程简介 |
| 4.2 RISC-V CPU电路逻辑综合 |
| 4.2.1 逻辑综合(DC) |
| 4.2.2 综合结果分析 |
| 4.3 RISC-V CPU电路Pre_STA检查 |
| 4.4 RISC-V CPU电路形式验证(Formality) |
| 4.5 RISC-V CPU电路自动布局布线(P&R) |
| 4.5.1 读入设计(Design Import) |
| 4.5.2 布局规化(Foorplan) |
| 4.5.3 放置基本单元(Stand Cell) |
| 4.5.4 插入时钟树(Clock Tree) |
| 4.5.5 布局布线(Route) |
| 4.5.6 Verify以及导出文件(GDSII) |
| 4.6 RISC-V CPU电路Post_STA检查 |
| 4.7 RISC-V CPU电路的物理验证(DRC与LVS) |
| 4.8 本章总结 |
| 5 结论 |
| 参考文献 |
| 作者简历及攻读硕士学位期间取得的研究成果 |
| 学位论文数据集 |
（5）基于忆阻器的脉冲神经网络芯片研究（论文提纲范文）
| 摘要 |
| abstract |
| 名词解释 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 神经网络算法研究现状 |
| 1.2.1 深度学习 |
| 1.2.2 脉冲神经网络(SNNs) |
| 1.3 神经网络处理器现状 |
| 1.3.1 深度学习加速器 |
| 1.3.2 脉冲神经网络芯片与系统 |
| 1.4 选题意义和研究内容 |
| 第2章 基于新原理器件的SNN核心 |
| 2.1 SNN核心概述 |
| 2.2 模拟CMOS神经元 |
| 2.2.1 模拟CMOS神经元基本原理 |
| 2.2.2 基于忆阻器突触的模拟神经元 |
| 2.3 忆阻器突触 |
| 2.3.1 忆阻器阵列及突触 |
| 2.3.2 RRAM阵列与CMOS工艺集成 |
| 2.4 AER电路和延时无关接口 |
| 2.4.1 二选一 AER电路 |
| 2.4.2 多输入Tree-AER电路 |
| 2.4.3 延时无关接口电路 |
| 2.5 神经形态核心测试 |
| 2.5.1 功能测试 |
| 2.5.2 性能对比 |
| 2.6 TSM神经元及核心 |
| 2.6.1 TSM和神经元 |
| 2.6.2 测试结果 |
| 2.7 本章小节 |
| 第3章 基于FPGA的纯数字多核心SNN架构 |
| 3.1 概述 |
| 3.1.1 适合脉冲神经网络的片上分布式计算 |
| 3.1.2 类神经递质传播方式 |
| 3.1.3 基于异步电路的神经网络设计 |
| 3.2 多核心SNN芯片架构研究 |
| 3.2.1 多核心SNN芯片中的问题 |
| 3.2.2 基本架构 |
| 3.2.3 网络连接的架构 |
| 3.2.4 计算核心的存储结构 |
| 3.2.5 通讯方法 |
| 3.2.6 计算核心的同步机制 |
| 3.3 异步电路设计 |
| 3.3.1 基于click的异步流水线设计 |
| 3.4 结果展示 |
| 3.5 本章小结 |
| 3.5.1 技术展望 |
| 第4章 基于忆阻器的多核心SNN芯片 |
| 4.1 概述 |
| 4.2 模拟CMOS神经元 |
| 4.2.1 神经元电路工作相位 |
| 4.2.2 2T1R |
| 4.2.3 神经元输入电路 |
| 4.2.4 神经元泄漏电路 |
| 4.2.5 脉冲产生电路 |
| 4.3 数字控制单元及片上网络 |
| 4.3.1 数字控制模块 |
| 4.3.2 片上网络 |
| 4.4 基于RISC-V指令集的E200CPU及总线方案 |
| 4.4.1 SNN与蜂鸟E203的信息交互 |
| 4.5 网络映射 |
| 4.5.1 脉冲神经网络表示 |
| 4.5.2 LSM网络映射 |
| 4.5.3 全连接网络映射 |
| 4.5.4 伪卷积网络映射 |
| 4.6 多核心SNN模拟器 |
| 4.6.1 SystemC |
| 4.6.2 模拟器架构 |
| 4.7 结果展示 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（6）3400-3600MHz FBAR滤波器的设计与研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 移动通信技术的发展 |
| 1.3 国内外研究现状 |
| 1.4 声学滤波器国内外市场现状 |
| 1.5 声学滤波器发展趋势 |
| 1.6 本论文的结构安排 |
| 第二章 FBAR器件原理与理论模型 |
| 2.1 压电理论 |
| 2.2 体声波谐振器的原理与结构 |
| 2.2.1 体声波谐振器的原理 |
| 2.2.2 体声波谐振器的主流结构 |
| 2.3 压电材料介绍 |
| 2.4 FBAR 的主要性能参数 |
| 2.5 Mason 模型 |
| 2.5.1 Mason 模型的改进 |
| 2.6 有限元模型 |
| 2.6.1 有限元法 |
| 2.6.2 COMSOL Multiphysics~(TM) 建模 |
| 2.7 FBAR器件制备流程 |
| 2.7.1 硅片预处理 |
| 2.7.2 薄膜制备 |
| 2.8 本章小结 |
| 第三章 影响滤波器性能的主要因素分析 |
| 3.1 FBAR滤波器原理与结构 |
| 3.1.1 FBAR滤波器原理 |
| 3.1.2 FBAR滤波器的结构 |
| 3.2 FBAR Q值对FBAR滤波器的影响 |
| 3.3 压电耦合系数对FABR滤波器的影响 |
| 3.4 电感对FBAR滤波器的影响 |
| 3.4.1 PCB内多层电感之间的影响 |
| 3.5 本章小结 |
| 第四章 FBAR滤波器的电路与版图设计 |
| 4.1 3400-3600MHz FBAR滤波器设计指标 |
| 4.2 FBAR滤波器电路结构选择 |
| 4.3 FBAR滤波器优化 |
| 4.3.1 随机优化器 |
| 4.3.2 梯度优化器 |
| 4.4 版图布局规则 |
| 4.5 版图设计 |
| 4.6 本章小结 |
| 第五章 FBAR 滤波器的声-电磁仿真 |
| 5.1 FBAR滤波器电磁仿真 |
| 5.1.1 求解驱动模式 |
| 5.1.2 端口设置 |
| 5.2 声-电磁联合仿真 |
| 5.2.1 结合联合优化仿真结果调整版图布局 |
| 5.3 印制电路板(PCB)内多层电感的设计 |
| 5.3.1 封装尺寸确定 |
| 5.3.2 布局走线角度选择 |
| 5.4 添加PCB多层电感联合仿真与优化 |
| 5.5 功率容量分析 |
| 5.6 拆分谐振器法优化滤波器 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文的主要内容 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 攻读硕士学位期间发表的学术论文 |
（7）面向100G/400GbE的有线传输链路关键技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略词表 |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 链路模型研究 |
| 1.2.2 PCS/PMA研究 |
| 1.3 论文组织结构和创新点 |
| 参考文献 |
| 第2章 100G/400G以太网标准及物理层结构 |
| 2.1 以太网标准发展历程 |
| 2.2 400G以太网标准 |
| 2.2.1 物理层命名规范 |
| 2.2.2 100GbE物理层规范 |
| 2.2.3 400GbE物理层规范 |
| 2.3 以太网物理层体系结构 |
| 2.4 PCS简介 |
| 2.4.1 PCS主要功能 |
| 2.4.2 256B/257B转码 |
| 2.4.3 轮询分发 |
| 2.4.4 RS(544,514) |
| 2.4.5 交织技术 |
| 2.5 PMA |
| 2.5.1 主要功能 |
| 2.5.2 扩展功能 |
| 2.5.2.1 均衡技术 |
| 2.5.2.2 PAM4 信号 |
| 2.6 本章小结 |
| 参考文献 |
| 第3章 基于IBIS-AMI的 PAM4 串行链路研究 |
| 3.1 高速串行链路的IBIS-AMI模型 |
| 3.1.1 PAM4 串行链路结构 |
| 3.1.2 信道特性 |
| 3.1.3 IBIS-AMI简介 |
| 3.1.4 PAM4 IBIS-AMI模型构建 |
| 3.2 PAM4 串行链路仿真及结果分析 |
| 3.2.1 仿真平台及仿真参数 |
| 3.2.2 结果分析 |
| 3.3 本章小结 |
| 参考文献 |
| 第4章 DFE错误传播对PAM4 链路的影响 |
| 4.1 DFE错误传播原理与分析 |
| 4.1.1 错误传播原理 |
| 4.1.2 NRZ和 PAM4 错误传播比较 |
| 4.2 不同长度突发错误概率的研究 |
| 4.2.1 理论推导 |
| 4.2.2 仿真分析 |
| 4.3 错误传播对BER的影响 |
| 4.3.1 错误传播下的BER |
| 4.3.2 FEC对 BER的改善 |
| 4.4 400GbE的FEC交织技术 |
| 4.4.1 RS交织 |
| 4.4.2 不同交织方案的FEC错误符号概率 |
| 4.4.3 几种交织方式的性能仿真 |
| 4.4.4 硬件复杂度分析 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 高性能DFE设计与实现 |
| 5.1 电路总体结构 |
| 5.2 电路设计 |
| 5.2.1 D触发器 |
| 5.2.2 乘加器 |
| 5.2.3 自适应电路 |
| 5.2.3.1 S-S LMS自适应 |
| 5.2.3.2 模拟LMS自适应 |
| 5.2.4 自适应电路的参数优化 |
| 5.3 仿真与测试 |
| 5.3.1 电路后仿真 |
| 5.3.2 芯片测试 |
| 5.3.3 测试结果 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 400GbE物理层交织电路设计与实现 |
| 6.1 PHY整体结构 |
| 6.2 交织器前端设计 |
| 6.2.1 总体结构 |
| 6.2.2 PRBS生成器 |
| 6.2.3 功能仿真 |
| 6.2.4 逻辑综合 |
| 6.3 后端设计 |
| 6.3.1 布局布线 |
| 6.3.1.1 电源规划 |
| 6.3.1.2 时钟树综合 |
| 6.3.1.3 布线 |
| 6.3.1.4 静态时序分析 |
| 6.3.2 系统后仿真 |
| 6.4 芯片测试 |
| 6.4.1 芯片版图 |
| 6.4.2 测试结果 |
| 6.5 本章小结 |
| 参考文献 |
| 第7章 应用于400GbE的时钟电路设计及实现 |
| 7.1 时钟电路总体结构 |
| 7.2 设计考虑 |
| 7.3 电路设计 |
| 7.3.1 PFD设计 |
| 7.3.2 CP设计 |
| 7.3.3 VCO设计 |
| 7.3.4 LPF设计 |
| 7.3.5 分频器设计 |
| 7.4 仿真及芯片测试 |
| 7.4.1 电路后仿真 |
| 7.4.2 芯片测试 |
| 7.4.3 测试结果 |
| 7.5 本章小结 |
| 参考文献 |
| 第8章 25Gb/s16:1 复接器设计及仿真 |
| 8.1 总体结构 |
| 8.2 电路设计 |
| 8.2.1 复接单元设计 |
| 8.2.2 锁存器 |
| 8.2.3 选择器 |
| 8.2.4 逻辑转换电路 |
| 8.2.5 时钟缓冲电路 |
| 8.3 电路仿真 |
| 8.4 本章小结 |
| 参考文献 |
| 第9章 总结与展望 |
| 9.1 总结 |
| 9.2 展望 |
| 攻读博士学位期间发表的论文 |
| 致谢 |
（8）40nm工艺自适应低漏电SRAM设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容与设计指标 |
| 1.4 论文组织结构 |
| 第二章 低漏电SRAM设计方法 |
| 2.1 SRAM漏电流来源分析 |
| 2.2 降低SRAM泄漏电流的方法 |
| 2.2.1 辅助调节阵列供电电压 |
| 2.2.2 反馈调节方式 |
| 2.2.3 改善存储单元方式 |
| 2.2.4 宏单元堆叠方式 |
| 2.3 本章小结 |
| 第三章 自适应低漏电SRAM电路设计 |
| 3.1 SRAM模块设计 |
| 3.1.1 脉冲信号产生电路 |
| 3.1.2 灵敏放大器电路 |
| 3.1.3 阵列电路 |
| 3.1.4 睡眠控制模块 |
| 3.2 最小数据保持电压分析 |
| 3.2.1 SRAM保持数据良率分析基础 |
| 3.2.2 40nm工艺下存储单元最小数据保持电压分析 |
| 3.3 自适应调节电路设计 |
| 3.3.1 监测模块设计 |
| 3.3.2 电压调节模块和延时单元设计 |
| 3.4 版图设计 |
| 3.5 本章小结 |
| 第四章 SRAM测试电路设计 |
| 4.1 BIST测试电路 |
| 4.1.1 BIST基本框架 |
| 4.1.2 BIST测试电路故障模型 |
| 4.1.3 MarchC+算法原理 |
| 4.2 基于MarchC+算法的MBIST电路设计及修改 |
| 4.2.1 原始MBIST电路的生成 |
| 4.2.2 睡眠唤醒测试电路设计 |
| 4.2.3 测试电路版图设计 |
| 4.3 本章小结 |
| 第五章 仿真结果与分析 |
| 5.1 测试电路仿真与分析 |
| 5.1.1 MBIST功能仿真与分析 |
| 5.1.2 睡眠唤醒功能仿真与分析 |
| 5.2 SRAM功能仿真与分析 |
| 5.3 低漏电仿真与分析 |
| 5.3.1 睡眠状态下SRAM供电电压和漏电流的仿真与分析 |
| 5.3.2 自适应调节电路工作电流的仿真与分析 |
| 5.4 设计指标与对比分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
（9）基于比特自检的Arbiter PUF电路研究及FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 PUF电路研究现状 |
| 1.2.2 PUF电路可靠性增强技术的研究现状 |
| 1.3 本文的主要研究内容 |
| 第2章 物理不可克隆函数 |
| 2.1 物理不可克隆函数的评估标准 |
| 2.2 物理不可克隆函数的应用 |
| 2.3 物理不可克隆函数的分类 |
| 2.3.1 非电子类PUF |
| 2.3.2 模拟电路PUF |
| 2.3.3 数字电路PUF |
| 2.4 本章小结 |
| 第3章 Arbiter PUF电路实现 |
| 3.1 仲裁器PUF电路基本原理 |
| 3.2 基于FPGA的 ARBITER PUF电路设计 |
| 3.3 基于FPGA的传统ARBITER PUF电路测试 |
| 3.4 本章小结 |
| 第4章 基于比特自检的Arbiter PUF电路实现及测试 |
| 4.1 影响PUF可靠性的因素 |
| 4.2 基于比特自检的ARBITER PUF实现 |
| 4.2.1 比特自检可靠性增强策略 |
| 4.2.2 BST-APUF电路基本原理 |
| 4.3 电路实现与测试结果 |
| 4.3.1 BST-APUF电路实现 |
| 4.3.2 测试环境 |
| 4.3.3 测试结果 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间获得的相关科研成果 |
（10）适用于传感器接口电路的低功耗EEPROM控制电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 课题研究背景及意义 |
| 0.1.1 传感器芯片简介 |
| 0.1.2 电可擦除可编程存储器介绍 |
| 0.2 EEPROM存储器的发展现状 |
| 0.3 论文的内容安排 |
| 第1章 EEPROM存储单元结构及工作原理 |
| 1.1 EEPROM存储单元器件结构 |
| 1.2 EEPROM存储单元的工作原理 |
| 1.2.1 存储单元电荷运输机制 |
| 1.2.2 EEPROM cell的工作原理 |
| 1.3 EEPROM cell的可靠性 |
| 1.3.1 耐久性和数据保持性 |
| 1.3.2 提高EEPROM cell可靠性的措施 |
| 1.4 本章小结 |
| 第2章 EEPROM控制电路的设计优化及仿真 |
| 2.1 EEPROM整体架构介绍 |
| 2.2 slave模块的设计及仿真 |
| 2.2.1 通信总线介绍 |
| 2.2.2 IIC总线协议 |
| 2.2.3 slave模块的优化设计和仿真 |
| 2.3 写入模块的优化设计和仿真 |
| 2.3.1 高压模块的控制设计和仿真 |
| 2.3.2 写入数据模块和地址译码电路的设计与仿真 |
| 2.4 读取模块的控制设计和仿真 |
| 2.4.1 读出控制信号LPN的设计 |
| 2.4.2 读出模块的时序控制设计 |
| 2.5 RS锁存器和移位寄存器的设计仿真 |
| 2.5.1 RS锁存器模块的设计和仿真 |
| 2.5.2 移位寄存器模块的设计和仿真 |
| 2.6 本章小结 |
| 第3章 EEPROM读写控制电路的可测性设计及整体仿真 |
| 3.1 可测性设计的原理 |
| 3.1.1 故障模型的介绍 |
| 3.1.2 测试向量的生成 |
| 3.2 可测性设计方法 |
| 3.2.1 扫描技术 |
| 3.2.2 内建自测试技术 |
| 3.2.3 边界扫描技术 |
| 3.3 EEPROM读写控制电路的可测性设计 |
| 3.3.1 扫描技术的全速测试方法 |
| 3.3.2 EEPROM读写控制电路的扫描设计 |
| 3.3.3 EEPROM读写控制电路的扫描设计验证结果 |
| 3.3.4 扫描设计提高可测性和可控性的设计方案 |
| 3.4 EEPROM读写控制电路的顶层综合仿真 |
| 3.5 本章小结 |
| 第4章 版图布局和芯片流片后测试 |
| 4.1 EEPROM读写控制电路的版图布局 |
| 4.2 C-V芯片流片后测试 |
| 4.2.1 测试平台搭建 |
| 4.2.2 OSC部分测试验证 |
| 4.2.3 带隙基准和LDO部分测试验证 |
| 4.2.4 VTRIM输出电压微调测试 |
| 4.2.5 测试结论 |
| 4.3 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 进一步的工作方向 |
| 致谢 |
| 参考文献 |
四、Amodgen:基于约束的CMOS模拟电路器件版图生成器（论文参考文献）
- [1]低抖动高速时钟数据恢复电路的研究与设计[D]. 刘泽法. 广西师范大学, 2021(09)
- [2]纳米SRAM型FPGA的单粒子效应及其加固技术研究[D]. 蔡畅. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [3]高精度数字时间转换电路设计[D]. 曾祺琳. 桂林电子科技大学, 2021
- [4]基于RISC-VISA（RV32I）的CPU芯片设计[D]. 江莹. 北京交通大学, 2021
- [5]基于忆阻器的脉冲神经网络芯片研究[D]. 魏劲松. 中国科学技术大学, 2021(09)
- [6]3400-3600MHz FBAR滤波器的设计与研究[D]. 任家泰. 昆明理工大学, 2021
- [7]面向100G/400GbE的有线传输链路关键技术研究与实现[D]. 展永政. 东南大学, 2021
- [8]40nm工艺自适应低漏电SRAM设计[D]. 邹为. 东南大学, 2020
- [9]基于比特自检的Arbiter PUF电路研究及FPGA实现[D]. 张灵超. 湖北工业大学, 2020(11)
- [10]适用于传感器接口电路的低功耗EEPROM控制电路设计[D]. 冯佳杰. 辽宁大学, 2020(01)